drivers/phy/rockchip/phy-rockchip-typec.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * ROCKCHIP Type-C PHY driver.
   4  *
   5  * Copyright (C) 2020 Amarula Solutions(India)
   6  * Copyright (C) Fuzhou Rockchip Electronics Co.Ltd
   7  * Author: Chris Zhong <zyw@rock-chips.com>
   8  *         Kever Yang <kever.yang@rock-chips.com>
   9  */
  10
  11 #include <common.h>
  12 #include <clk.h>
  13 #include <dm.h>
  14 #include <dm/device_compat.h>
  15 #include <dm/lists.h>
  16 #include <generic-phy.h>
  17 #include <reset.h>
  18 #include <syscon.h>
  19 #include <asm/gpio.h>
  20 #include <asm/io.h>
  21 #include <linux/iopoll.h>
  22 #include <asm/arch-rockchip/clock.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 #define usleep_range(a, b) udelay((b))
  27
  28 #define CMN_SSM_BANDGAP                 (0x21 << 2)
  29 #define CMN_SSM_BIAS                    (0x22 << 2)
  30 #define CMN_PLLSM0_PLLEN                (0x29 << 2)
  31 #define CMN_PLLSM0_PLLPRE               (0x2a << 2)
  32 #define CMN_PLLSM0_PLLVREF              (0x2b << 2)
  33 #define CMN_PLLSM0_PLLLOCK              (0x2c << 2)
  34 #define CMN_PLLSM1_PLLEN                (0x31 << 2)
  35 #define CMN_PLLSM1_PLLPRE               (0x32 << 2)
  36 #define CMN_PLLSM1_PLLVREF              (0x33 << 2)
  37 #define CMN_PLLSM1_PLLLOCK              (0x34 << 2)
  38 #define CMN_PLLSM1_USER_DEF_CTRL        (0x37 << 2)
  39 #define CMN_ICAL_OVRD                   (0xc1 << 2)
  40 #define CMN_PLL0_VCOCAL_OVRD            (0x83 << 2)
  41 #define CMN_PLL0_VCOCAL_INIT            (0x84 << 2)
  42 #define CMN_PLL0_VCOCAL_ITER            (0x85 << 2)
  43 #define CMN_PLL0_LOCK_REFCNT_START      (0x90 << 2)
  44 #define CMN_PLL0_LOCK_PLLCNT_START      (0x92 << 2)
  45 #define CMN_PLL0_LOCK_PLLCNT_THR        (0x93 << 2)
  46 #define CMN_PLL0_INTDIV                 (0x94 << 2)
  47 #define CMN_PLL0_FRACDIV                (0x95 << 2)
  48 #define CMN_PLL0_HIGH_THR               (0x96 << 2)
  49 #define CMN_PLL0_DSM_DIAG               (0x97 << 2)
  50 #define CMN_PLL0_SS_CTRL1               (0x98 << 2)
  51 #define CMN_PLL0_SS_CTRL2               (0x99 << 2)
  52 #define CMN_PLL1_VCOCAL_START           (0xa1 << 2)
  53 #define CMN_PLL1_VCOCAL_OVRD            (0xa3 << 2)
  54 #define CMN_PLL1_VCOCAL_INIT            (0xa4 << 2)
  55 #define CMN_PLL1_VCOCAL_ITER            (0xa5 << 2)
  56 #define CMN_PLL1_LOCK_REFCNT_START      (0xb0 << 2)
  57 #define CMN_PLL1_LOCK_PLLCNT_START      (0xb2 << 2)
  58 #define CMN_PLL1_LOCK_PLLCNT_THR        (0xb3 << 2)
  59 #define CMN_PLL1_INTDIV                 (0xb4 << 2)
  60 #define CMN_PLL1_FRACDIV                (0xb5 << 2)
  61 #define CMN_PLL1_HIGH_THR               (0xb6 << 2)
  62 #define CMN_PLL1_DSM_DIAG               (0xb7 << 2)
  63 #define CMN_PLL1_SS_CTRL1               (0xb8 << 2)
  64 #define CMN_PLL1_SS_CTRL2               (0xb9 << 2)
  65 #define CMN_RXCAL_OVRD                  (0xd1 << 2)
  66
  67 #define CMN_TXPUCAL_CTRL                (0xe0 << 2)
  68 #define CMN_TXPUCAL_OVRD                (0xe1 << 2)
  69 #define CMN_TXPDCAL_CTRL                (0xf0 << 2)
  70 #define CMN_TXPDCAL_OVRD                (0xf1 << 2)
  71
  72 /* For CMN_TXPUCAL_CTRL, CMN_TXPDCAL_CTRL */
  73 #define CMN_TXPXCAL_START               BIT(15)
  74 #define CMN_TXPXCAL_DONE                BIT(14)
  75 #define CMN_TXPXCAL_NO_RESPONSE         BIT(13)
  76 #define CMN_TXPXCAL_CURRENT_RESPONSE    BIT(12)
  77
  78 #define CMN_TXPU_ADJ_CTRL               (0x108 << 2)
  79 #define CMN_TXPD_ADJ_CTRL               (0x10c << 2)
  80
  81 /*
  82  * For CMN_TXPUCAL_CTRL, CMN_TXPDCAL_CTRL,
  83  *     CMN_TXPU_ADJ_CTRL, CMN_TXPDCAL_CTRL
  84  *
  85  * NOTE: some of these registers are documented to be 2's complement
  86  * signed numbers, but then documented to be always positive.  Weird.
  87  * In such a case, using CMN_CALIB_CODE_POS() avoids the unnecessary
  88  * sign extension.
  89  */
  90 #define CMN_CALIB_CODE_WIDTH    7
  91 #define CMN_CALIB_CODE_OFFSET   0
  92 #define CMN_CALIB_CODE_MASK     GENMASK(CMN_CALIB_CODE_WIDTH, 0)
  93 #define CMN_CALIB_CODE(x)       \
  94         sign_extend32((x) >> CMN_CALIB_CODE_OFFSET, CMN_CALIB_CODE_WIDTH)
  95
  96 #define CMN_CALIB_CODE_POS_MASK GENMASK(CMN_CALIB_CODE_WIDTH - 1, 0)
  97 #define CMN_CALIB_CODE_POS(x)   \
  98         (((x) >> CMN_CALIB_CODE_OFFSET) & CMN_CALIB_CODE_POS_MASK)
  99
 100 #define CMN_DIAG_PLL0_FBH_OVRD          (0x1c0 << 2)
 101 #define CMN_DIAG_PLL0_FBL_OVRD          (0x1c1 << 2)
 102 #define CMN_DIAG_PLL0_OVRD              (0x1c2 << 2)
 103 #define CMN_DIAG_PLL0_V2I_TUNE          (0x1c5 << 2)
 104 #define CMN_DIAG_PLL0_CP_TUNE           (0x1c6 << 2)
 105 #define CMN_DIAG_PLL0_LF_PROG           (0x1c7 << 2)
 106 #define CMN_DIAG_PLL1_FBH_OVRD          (0x1d0 << 2)
 107 #define CMN_DIAG_PLL1_FBL_OVRD          (0x1d1 << 2)
 108 #define CMN_DIAG_PLL1_OVRD              (0x1d2 << 2)
 109 #define CMN_DIAG_PLL1_V2I_TUNE          (0x1d5 << 2)
 110 #define CMN_DIAG_PLL1_CP_TUNE           (0x1d6 << 2)
 111 #define CMN_DIAG_PLL1_LF_PROG           (0x1d7 << 2)
 112 #define CMN_DIAG_PLL1_PTATIS_TUNE1      (0x1d8 << 2)
 113 #define CMN_DIAG_PLL1_PTATIS_TUNE2      (0x1d9 << 2)
 114 #define CMN_DIAG_PLL1_INCLK_CTRL        (0x1da << 2)
 115 #define CMN_DIAG_HSCLK_SEL              (0x1e0 << 2)
 116
 117 #define XCVR_PSM_RCTRL(n)               ((0x4001 | ((n) << 9)) << 2)
 118 #define XCVR_PSM_CAL_TMR(n)             ((0x4002 | ((n) << 9)) << 2)
 119 #define XCVR_PSM_A0IN_TMR(n)            ((0x4003 | ((n) << 9)) << 2)
 120 #define TX_TXCC_CAL_SCLR_MULT(n)        ((0x4047 | ((n) << 9)) << 2)
 121 #define TX_TXCC_CPOST_MULT_00(n)        ((0x404c | ((n) << 9)) << 2)
 122 #define TX_TXCC_CPOST_MULT_01(n)        ((0x404d | ((n) << 9)) << 2)
 123 #define TX_TXCC_CPOST_MULT_10(n)        ((0x404e | ((n) << 9)) << 2)
 124 #define TX_TXCC_CPOST_MULT_11(n)        ((0x404f | ((n) << 9)) << 2)
 125 #define TX_TXCC_MGNFS_MULT_000(n)       ((0x4050 | ((n) << 9)) << 2)
 126 #define TX_TXCC_MGNFS_MULT_001(n)       ((0x4051 | ((n) << 9)) << 2)
 127 #define TX_TXCC_MGNFS_MULT_010(n)       ((0x4052 | ((n) << 9)) << 2)
 128 #define TX_TXCC_MGNFS_MULT_011(n)       ((0x4053 | ((n) << 9)) << 2)
 129 #define TX_TXCC_MGNFS_MULT_100(n)       ((0x4054 | ((n) << 9)) << 2)
 130 #define TX_TXCC_MGNFS_MULT_101(n)       ((0x4055 | ((n) << 9)) << 2)
 131 #define TX_TXCC_MGNFS_MULT_110(n)       ((0x4056 | ((n) << 9)) << 2)
 132 #define TX_TXCC_MGNFS_MULT_111(n)       ((0x4057 | ((n) << 9)) << 2)
 133 #define TX_TXCC_MGNLS_MULT_000(n)       ((0x4058 | ((n) << 9)) << 2)
 134 #define TX_TXCC_MGNLS_MULT_001(n)       ((0x4059 | ((n) << 9)) << 2)
 135 #define TX_TXCC_MGNLS_MULT_010(n)       ((0x405a | ((n) << 9)) << 2)
 136 #define TX_TXCC_MGNLS_MULT_011(n)       ((0x405b | ((n) << 9)) << 2)
 137 #define TX_TXCC_MGNLS_MULT_100(n)       ((0x405c | ((n) << 9)) << 2)
 138 #define TX_TXCC_MGNLS_MULT_101(n)       ((0x405d | ((n) << 9)) << 2)
 139 #define TX_TXCC_MGNLS_MULT_110(n)       ((0x405e | ((n) << 9)) << 2)
 140 #define TX_TXCC_MGNLS_MULT_111(n)       ((0x405f | ((n) << 9)) << 2)
 141
 142 #define XCVR_DIAG_PLLDRC_CTRL(n)        ((0x40e0 | ((n) << 9)) << 2)
 143 #define XCVR_DIAG_BIDI_CTRL(n)          ((0x40e8 | ((n) << 9)) << 2)
 144 #define XCVR_DIAG_LANE_FCM_EN_MGN(n)    ((0x40f2 | ((n) << 9)) << 2)
 145 #define TX_PSC_A0(n)                    ((0x4100 | ((n) << 9)) << 2)
 146 #define TX_PSC_A1(n)                    ((0x4101 | ((n) << 9)) << 2)
 147 #define TX_PSC_A2(n)                    ((0x4102 | ((n) << 9)) << 2)
 148 #define TX_PSC_A3(n)                    ((0x4103 | ((n) << 9)) << 2)
 149 #define TX_RCVDET_CTRL(n)               ((0x4120 | ((n) << 9)) << 2)
 150 #define TX_RCVDET_EN_TMR(n)             ((0x4122 | ((n) << 9)) << 2)
 151 #define TX_RCVDET_ST_TMR(n)             ((0x4123 | ((n) << 9)) << 2)
 152 #define TX_DIAG_TX_DRV(n)               ((0x41e1 | ((n) << 9)) << 2)
 153 #define TX_DIAG_BGREF_PREDRV_DELAY      (0x41e7 << 2)
 154
 155 /* Use this for "n" in macros like "_MULT_XXX" to target the aux channel */
 156 #define AUX_CH_LANE                     8
 157
 158 #define TX_ANA_CTRL_REG_1               (0x5020 << 2)
 159
 160 #define TXDA_DP_AUX_EN                  BIT(15)
 161 #define AUXDA_SE_EN                     BIT(14)
 162 #define TXDA_CAL_LATCH_EN               BIT(13)
 163 #define AUXDA_POLARITY                  BIT(12)
 164 #define TXDA_DRV_POWER_ISOLATION_EN     BIT(11)
 165 #define TXDA_DRV_POWER_EN_PH_2_N        BIT(10)
 166 #define TXDA_DRV_POWER_EN_PH_1_N        BIT(9)
 167 #define TXDA_BGREF_EN                   BIT(8)
 168 #define TXDA_DRV_LDO_EN                 BIT(7)
 169 #define TXDA_DECAP_EN_DEL               BIT(6)
 170 #define TXDA_DECAP_EN                   BIT(5)
 171 #define TXDA_UPHY_SUPPLY_EN_DEL         BIT(4)
 172 #define TXDA_UPHY_SUPPLY_EN             BIT(3)
 173 #define TXDA_LOW_LEAKAGE_EN             BIT(2)
 174 #define TXDA_DRV_IDLE_LOWI_EN           BIT(1)
 175 #define TXDA_DRV_CMN_MODE_EN            BIT(0)
 176
 177 #define TX_ANA_CTRL_REG_2               (0x5021 << 2)
 178
 179 #define AUXDA_DEBOUNCING_CLK            BIT(15)
 180 #define TXDA_LPBK_RECOVERED_CLK_EN      BIT(14)
 181 #define TXDA_LPBK_ISI_GEN_EN            BIT(13)
 182 #define TXDA_LPBK_SERIAL_EN             BIT(12)
 183 #define TXDA_LPBK_LINE_EN               BIT(11)
 184 #define TXDA_DRV_LDO_REDC_SINKIQ        BIT(10)
 185 #define XCVR_DECAP_EN_DEL               BIT(9)
 186 #define XCVR_DECAP_EN                   BIT(8)
 187 #define TXDA_MPHY_ENABLE_HS_NT          BIT(7)
 188 #define TXDA_MPHY_SA_MODE               BIT(6)
 189 #define TXDA_DRV_LDO_RBYR_FB_EN         BIT(5)
 190 #define TXDA_DRV_RST_PULL_DOWN          BIT(4)
 191 #define TXDA_DRV_LDO_BG_FB_EN           BIT(3)
 192 #define TXDA_DRV_LDO_BG_REF_EN          BIT(2)
 193 #define TXDA_DRV_PREDRV_EN_DEL          BIT(1)
 194 #define TXDA_DRV_PREDRV_EN              BIT(0)
 195
 196 #define TXDA_COEFF_CALC_CTRL            (0x5022 << 2)
 197
 198 #define TX_HIGH_Z                       BIT(6)
 199 #define TX_VMARGIN_OFFSET               3
 200 #define TX_VMARGIN_MASK                 0x7
 201 #define LOW_POWER_SWING_EN              BIT(2)
 202 #define TX_FCM_DRV_MAIN_EN              BIT(1)
 203 #define TX_FCM_FULL_MARGIN              BIT(0)
 204
 205 #define TX_DIG_CTRL_REG_2               (0x5024 << 2)
 206
 207 #define TX_HIGH_Z_TM_EN                 BIT(15)
 208 #define TX_RESCAL_CODE_OFFSET           0
 209 #define TX_RESCAL_CODE_MASK             0x3f
 210
 211 #define TXDA_CYA_AUXDA_CYA              (0x5025 << 2)
 212 #define TX_ANA_CTRL_REG_3               (0x5026 << 2)
 213 #define TX_ANA_CTRL_REG_4               (0x5027 << 2)
 214 #define TX_ANA_CTRL_REG_5               (0x5029 << 2)
 215
 216 #define RX_PSC_A0(n)                    ((0x8000 | ((n) << 9)) << 2)
 217 #define RX_PSC_A1(n)                    ((0x8001 | ((n) << 9)) << 2)
 218 #define RX_PSC_A2(n)                    ((0x8002 | ((n) << 9)) << 2)
 219 #define RX_PSC_A3(n)                    ((0x8003 | ((n) << 9)) << 2)
 220 #define RX_PSC_CAL(n)                   ((0x8006 | ((n) << 9)) << 2)
 221 #define RX_PSC_RDY(n)                   ((0x8007 | ((n) << 9)) << 2)
 222 #define RX_IQPI_ILL_CAL_OVRD            (0x8023 << 2)
 223 #define RX_EPI_ILL_CAL_OVRD             (0x8033 << 2)
 224 #define RX_SDCAL0_OVRD                  (0x8041 << 2)
 225 #define RX_SDCAL1_OVRD                  (0x8049 << 2)
 226 #define RX_SLC_INIT                     (0x806d << 2)
 227 #define RX_SLC_RUN                      (0x806e << 2)
 228 #define RX_CDRLF_CNFG2                  (0x8081 << 2)
 229 #define RX_SIGDET_HL_FILT_TMR(n)        ((0x8090 | ((n) << 9)) << 2)
 230 #define RX_SLC_IOP0_OVRD                (0x8101 << 2)
 231 #define RX_SLC_IOP1_OVRD                (0x8105 << 2)
 232 #define RX_SLC_QOP0_OVRD                (0x8109 << 2)
 233 #define RX_SLC_QOP1_OVRD                (0x810d << 2)
 234 #define RX_SLC_EOP0_OVRD                (0x8111 << 2)
 235 #define RX_SLC_EOP1_OVRD                (0x8115 << 2)
 236 #define RX_SLC_ION0_OVRD                (0x8119 << 2)
 237 #define RX_SLC_ION1_OVRD                (0x811d << 2)
 238 #define RX_SLC_QON0_OVRD                (0x8121 << 2)
 239 #define RX_SLC_QON1_OVRD                (0x8125 << 2)
 240 #define RX_SLC_EON0_OVRD                (0x8129 << 2)
 241 #define RX_SLC_EON1_OVRD                (0x812d << 2)
 242 #define RX_SLC_IEP0_OVRD                (0x8131 << 2)
 243 #define RX_SLC_IEP1_OVRD                (0x8135 << 2)
 244 #define RX_SLC_QEP0_OVRD                (0x8139 << 2)
 245 #define RX_SLC_QEP1_OVRD                (0x813d << 2)
 246 #define RX_SLC_EEP0_OVRD                (0x8141 << 2)
 247 #define RX_SLC_EEP1_OVRD                (0x8145 << 2)
 248 #define RX_SLC_IEN0_OVRD                (0x8149 << 2)
 249 #define RX_SLC_IEN1_OVRD                (0x814d << 2)
 250 #define RX_SLC_QEN0_OVRD                (0x8151 << 2)
 251 #define RX_SLC_QEN1_OVRD                (0x8155 << 2)
 252 #define RX_SLC_EEN0_OVRD                (0x8159 << 2)
 253 #define RX_SLC_EEN1_OVRD                (0x815d << 2)
 254 #define RX_REE_CTRL_DATA_MASK(n)        ((0x81bb | ((n) << 9)) << 2)
 255 #define RX_DIAG_SIGDET_TUNE(n)          ((0x81dc | ((n) << 9)) << 2)
 256 #define RX_DIAG_SC2C_DELAY              (0x81e1 << 2)
 257
 258 #define PMA_LANE_CFG                    (0xc000 << 2)
 259 #define PIPE_CMN_CTRL1                  (0xc001 << 2)
 260 #define PIPE_CMN_CTRL2                  (0xc002 << 2)
 261 #define PIPE_COM_LOCK_CFG1              (0xc003 << 2)
 262 #define PIPE_COM_LOCK_CFG2              (0xc004 << 2)
 263 #define PIPE_RCV_DET_INH                (0xc005 << 2)
 264 #define DP_MODE_CTL                     (0xc008 << 2)
 265 #define DP_CLK_CTL                      (0xc009 << 2)
 266 #define STS                             (0xc00F << 2)
 267 #define PHY_ISO_CMN_CTRL                (0xc010 << 2)
 268 #define PHY_DP_TX_CTL                   (0xc408 << 2)
 269 #define PMA_CMN_CTRL1                   (0xc800 << 2)
 270 #define PHY_PMA_ISO_CMN_CTRL            (0xc810 << 2)
 271 #define PHY_ISOLATION_CTRL              (0xc81f << 2)
 272 #define PHY_PMA_ISO_XCVR_CTRL(n)        ((0xcc11 | ((n) << 6)) << 2)
 273 #define PHY_PMA_ISO_LINK_MODE(n)        ((0xcc12 | ((n) << 6)) << 2)
 274 #define PHY_PMA_ISO_PWRST_CTRL(n)       ((0xcc13 | ((n) << 6)) << 2)
 275 #define PHY_PMA_ISO_TX_DATA_LO(n)       ((0xcc14 | ((n) << 6)) << 2)
 276 #define PHY_PMA_ISO_TX_DATA_HI(n)       ((0xcc15 | ((n) << 6)) << 2)
 277 #define PHY_PMA_ISO_RX_DATA_LO(n)       ((0xcc16 | ((n) << 6)) << 2)
 278 #define PHY_PMA_ISO_RX_DATA_HI(n)       ((0xcc17 | ((n) << 6)) << 2)
 279 #define TX_BIST_CTRL(n)                 ((0x4140 | ((n) << 9)) << 2)
 280 #define TX_BIST_UDDWR(n)                ((0x4141 | ((n) << 9)) << 2)
 281
 282 /*
 283  * Selects which PLL clock will be driven on the analog high speed
 284  * clock 0: PLL 0 div 1
 285  * clock 1: PLL 1 div 2
 286  */
 287 #define CLK_PLL_CONFIG                  0X30
 288 #define CLK_PLL_MASK                    0x33
 289
 290 #define CMN_READY                       BIT(0)
 291
 292 #define DP_PLL_CLOCK_ENABLE             BIT(2)
 293 #define DP_PLL_ENABLE                   BIT(0)
 294 #define DP_PLL_DATA_RATE_RBR            ((2 << 12) | (4 << 8))
 295 #define DP_PLL_DATA_RATE_HBR            ((2 << 12) | (4 << 8))
 296 #define DP_PLL_DATA_RATE_HBR2           ((1 << 12) | (2 << 8))
 297
 298 #define DP_MODE_A0                      BIT(4)
 299 #define DP_MODE_A2                      BIT(6)
 300 #define DP_MODE_ENTER_A0                0xc101
 301 #define DP_MODE_ENTER_A2                0xc104
 302
 303 #define PHY_MODE_SET_TIMEOUT            100000
 304
 305 #define PIN_ASSIGN_C_E                  0x51d9
 306 #define PIN_ASSIGN_D_F                  0x5100
 307
 308 #define MODE_DISCONNECT                 0
 309 #define MODE_UFP_USB                    BIT(0)
 310 #define MODE_DFP_USB                    BIT(1)
 311 #define MODE_DFP_DP                     BIT(2)
 312
 313 struct usb3phy_reg {
 314         u32 offset;
 315         u32 enable_bit;
 316         u32 write_enable;
 317 };
 318
 319 /**
 320  * struct rockchip_usb3phy_port_cfg: usb3-phy port configuration.
 321  * @reg: the base address for usb3-phy config.
 322  * @typec_conn_dir: the register of type-c connector direction.
 323  * @usb3tousb2_en: the register of type-c force usb2 to usb2 enable.
 324  * @external_psm: the register of type-c phy external psm clock.
 325  * @pipe_status: the register of type-c phy pipe status.
 326  * @usb3_host_disable: the register of type-c usb3 host disable.
 327  * @usb3_host_port: the register of type-c usb3 host port.
 328  * @uphy_dp_sel: the register of type-c phy DP select control.
 329  */
 330 struct rockchip_usb3phy_port_cfg {
 331         unsigned int reg;
 332         struct usb3phy_reg typec_conn_dir;
 333         struct usb3phy_reg usb3tousb2_en;
 334         struct usb3phy_reg external_psm;
 335         struct usb3phy_reg pipe_status;
 336         struct usb3phy_reg usb3_host_disable;
 337         struct usb3phy_reg usb3_host_port;
 338         struct usb3phy_reg uphy_dp_sel;
 339 };
 340
 341 struct rockchip_tcphy {
 342         void __iomem *reg_base;
 343         void __iomem *grf_base;
 344         struct clk clk_core;
 345         struct clk clk_ref;
 346         struct reset_ctl uphy_rst;
 347         struct reset_ctl pipe_rst;
 348         struct reset_ctl tcphy_rst;
 349         const struct rockchip_usb3phy_port_cfg *port_cfgs;
 350         u8 mode;
 351 };
 352
 353 struct phy_reg {
 354         u16 value;
 355         u32 addr;
 356 };
 357
 358 static struct phy_reg usb3_pll_cfg[] = {
 359         { 0xf0,         CMN_PLL0_VCOCAL_INIT },
 360         { 0x18,         CMN_PLL0_VCOCAL_ITER },
 361         { 0xd0,         CMN_PLL0_INTDIV },
 362         { 0x4a4a,       CMN_PLL0_FRACDIV },
 363         { 0x34,         CMN_PLL0_HIGH_THR },
 364         { 0x1ee,        CMN_PLL0_SS_CTRL1 },
 365         { 0x7f03,       CMN_PLL0_SS_CTRL2 },
 366         { 0x20,         CMN_PLL0_DSM_DIAG },
 367         { 0,            CMN_DIAG_PLL0_OVRD },
 368         { 0,            CMN_DIAG_PLL0_FBH_OVRD },
 369         { 0,            CMN_DIAG_PLL0_FBL_OVRD },
 370         { 0x7,          CMN_DIAG_PLL0_V2I_TUNE },
 371         { 0x45,         CMN_DIAG_PLL0_CP_TUNE },
 372         { 0x8,          CMN_DIAG_PLL0_LF_PROG },
 373 };
 374
 375 static inline int property_enable(struct rockchip_tcphy *priv,
 376                                   const struct usb3phy_reg *reg, bool en)
 377 {
 378         u32 mask = 1 << reg->write_enable;
 379         u32 val = en << reg->enable_bit;
 380
 381         return writel(val | mask, priv->grf_base + reg->offset);
 382 }
 383
 384 static int rockchip_tcphy_get_mode(struct rockchip_tcphy *priv)
 385 {
 386         /* TODO: Add proper logic to find DP or USB3 mode */
 387         return MODE_DFP_USB | MODE_UFP_USB;
 388 }
 389
 390 static void rockchip_tcphy_cfg_24m(struct rockchip_tcphy *priv)
 391 {
 392         u32 i, rdata;
 393
 394         /*
 395          * cmn_ref_clk_sel = 3, select the 24Mhz for clk parent
 396          * cmn_psm_clk_dig_div = 2, set the clk division to 2
 397          */
 398         writel(0x830, priv->reg_base + PMA_CMN_CTRL1);
 399         for (i = 0; i < 4; i++) {
 400                 /*
 401                  * The following PHY configuration assumes a 24 MHz reference
 402                  * clock.
 403                  */
 404                 writel(0x90, priv->reg_base + XCVR_DIAG_LANE_FCM_EN_MGN(i));
 405                 writel(0x960, priv->reg_base + TX_RCVDET_EN_TMR(i));
 406                 writel(0x30, priv->reg_base + TX_RCVDET_ST_TMR(i));
 407         }
 408
 409         rdata = readl(priv->reg_base + CMN_DIAG_HSCLK_SEL);
 410         rdata &= ~CLK_PLL_MASK;
 411         rdata |= CLK_PLL_CONFIG;
 412         writel(rdata, priv->reg_base + CMN_DIAG_HSCLK_SEL);
 413 }
 414
 415 static void rockchip_tcphy_cfg_usb3_pll(struct rockchip_tcphy *priv)
 416 {
 417         u32 i;
 418
 419         /* load the configuration of PLL0 */
 420         for (i = 0; i < ARRAY_SIZE(usb3_pll_cfg); i++)
 421                 writel(usb3_pll_cfg[i].value,
 422                        priv->reg_base + usb3_pll_cfg[i].addr);
 423 }
 424
 425 static void rockchip_tcphy_tx_usb3_cfg_lane(struct rockchip_tcphy *priv,
 426                                             u32 lane)
 427 {
 428         writel(0x7799, priv->reg_base + TX_PSC_A0(lane));
 429         writel(0x7798, priv->reg_base + TX_PSC_A1(lane));
 430         writel(0x5098, priv->reg_base + TX_PSC_A2(lane));
 431         writel(0x5098, priv->reg_base + TX_PSC_A3(lane));
 432         writel(0, priv->reg_base + TX_TXCC_MGNFS_MULT_000(lane));
 433         writel(0xbf, priv->reg_base + XCVR_DIAG_BIDI_CTRL(lane));
 434 }
 435
 436 static void rockchip_tcphy_rx_usb3_cfg_lane(struct rockchip_tcphy *priv,
 437                                             u32 lane)
 438 {
 439         writel(0xa6fd, priv->reg_base + RX_PSC_A0(lane));
 440         writel(0xa6fd, priv->reg_base + RX_PSC_A1(lane));
 441         writel(0xa410, priv->reg_base + RX_PSC_A2(lane));
 442         writel(0x2410, priv->reg_base + RX_PSC_A3(lane));
 443         writel(0x23ff, priv->reg_base + RX_PSC_CAL(lane));
 444         writel(0x13, priv->reg_base + RX_SIGDET_HL_FILT_TMR(lane));
 445         writel(0x03e7, priv->reg_base + RX_REE_CTRL_DATA_MASK(lane));
 446         writel(0x1004, priv->reg_base + RX_DIAG_SIGDET_TUNE(lane));
 447         writel(0x2010, priv->reg_base + RX_PSC_RDY(lane));
 448         writel(0xfb, priv->reg_base + XCVR_DIAG_BIDI_CTRL(lane));
 449 }
 450
 451 static int rockchip_tcphy_init(struct rockchip_tcphy *priv)
 452 {
 453         const struct rockchip_usb3phy_port_cfg *cfg = priv->port_cfgs;
 454         u32 val;
 455         int ret;
 456
 457         ret = clk_enable(&priv->clk_core);
 458         if (ret) {
 459                 dev_err(phy->dev, "failed to enable core clk (ret=%d)\n", ret);
 460                 return ret;
 461         }
 462
 463         ret = clk_enable(&priv->clk_ref);
 464         if (ret) {
 465                 dev_err(phy->dev, "failed to enable ref clk (ret=%d)\n", ret);
 466                 goto err_clk_core;
 467         }
 468
 469         ret = reset_deassert(&priv->tcphy_rst);
 470         if (ret) {
 471                 dev_err(phy->dev, "failed to deassert uphy-tcphy reset (ret=%d)\n",
 472                         ret);
 473                 goto err_clk_ref;
 474         }
 475
 476         property_enable(priv, &cfg->typec_conn_dir, 0);
 477
 478         rockchip_tcphy_cfg_24m(priv);
 479
 480         rockchip_tcphy_cfg_usb3_pll(priv);
 481
 482         rockchip_tcphy_tx_usb3_cfg_lane(priv, 0);
 483         rockchip_tcphy_rx_usb3_cfg_lane(priv, 1);
 484
 485         ret = reset_deassert(&priv->uphy_rst);
 486         if (ret) {
 487                 dev_err(phy->dev, "failed to deassert uphy rst (ret=%d)\n",
 488                         ret);
 489                 goto err_tcphy_rst;
 490         }
 491
 492         ret = readl_poll_sleep_timeout(priv->reg_base + PMA_CMN_CTRL1,
 493                                        val, val & CMN_READY, 10,
 494                                        PHY_MODE_SET_TIMEOUT);
 495         if (ret < 0) {
 496                 dev_err(phy->dev, "PMA Timeout!\n");
 497                 ret = -ETIMEDOUT;
 498                 goto err_uphy_rst;
 499         }
 500
 501         ret = reset_deassert(&priv->pipe_rst);
 502         if (ret) {
 503                 dev_err(phy->dev, "failed to deassert pipe rst (ret=%d)\n",
 504                         ret);
 505                 goto err_uphy_rst;
 506         }
 507
 508         return 0;
 509
 510 err_uphy_rst:
 511         reset_assert(&priv->uphy_rst);
 512 err_tcphy_rst:
 513         reset_assert(&priv->tcphy_rst);
 514 err_clk_ref:
 515         clk_disable(&priv->clk_ref);
 516 err_clk_core:
 517         clk_disable(&priv->clk_core);
 518         return ret;
 519 }
 520
 521 static void rockchip_tcphy_exit(struct rockchip_tcphy *priv)
 522 {
 523         reset_assert(&priv->tcphy_rst);
 524         reset_assert(&priv->uphy_rst);
 525         reset_assert(&priv->pipe_rst);
 526         clk_disable(&priv->clk_core);
 527         clk_disable(&priv->clk_ref);
 528 }
 529
 530 static int tcphy_cfg_usb3_to_usb2_only(struct rockchip_tcphy *priv,
 531                                        bool value)
 532 {
 533         const struct rockchip_usb3phy_port_cfg *cfg = priv->port_cfgs;
 534
 535         property_enable(priv, &cfg->usb3tousb2_en, value);
 536         property_enable(priv, &cfg->usb3_host_disable, value);
 537         property_enable(priv, &cfg->usb3_host_port, !value);
 538
 539         return 0;
 540 }
 541
 542 static int rockchip_usb3_phy_power_on(struct phy *phy)
 543 {
 544         struct udevice *parent = dev_get_parent(phy->dev);
 545         struct rockchip_tcphy *priv = dev_get_priv(parent);
 546         const struct rockchip_usb3phy_port_cfg *cfg = priv->port_cfgs;
 547         const struct usb3phy_reg *reg = &cfg->pipe_status;
 548         int timeout, new_mode;
 549         u32 val;
 550         int ret;
 551
 552         new_mode = rockchip_tcphy_get_mode(priv);
 553         if (new_mode < 0) {
 554                 dev_err(phy->dev, "invalid mode %d\n", new_mode);
 555                 return new_mode;
 556         }
 557
 558         if (priv->mode == new_mode)
 559                 return 0;
 560
 561         if (priv->mode == MODE_DISCONNECT) {
 562                 ret = rockchip_tcphy_init(priv);
 563                 if (ret) {
 564                         dev_err(dev, "failed to init tcphy (ret=%d)\n", ret);
 565                         return ret;
 566                 }
 567         }
 568
 569         /* wait TCPHY for pipe ready */
 570         for (timeout = 0; timeout < 100; timeout++) {
 571                 val = readl(priv->grf_base + reg->offset);
 572                 if (!(val & BIT(reg->enable_bit))) {
 573                         priv->mode |= new_mode & (MODE_DFP_USB | MODE_UFP_USB);
 574
 575                         /* enable usb3 host */
 576                         tcphy_cfg_usb3_to_usb2_only(priv, false);
 577                         return 0;
 578                 }
 579                 usleep_range(10, 20);
 580         }
 581
 582         if (priv->mode == MODE_DISCONNECT)
 583                 rockchip_tcphy_exit(priv);
 584
 585         return -ETIMEDOUT;
 586 }
 587
 588 static int rockchip_usb3_phy_power_off(struct phy *phy)
 589 {
 590         struct udevice *parent = dev_get_parent(phy->dev);
 591         struct rockchip_tcphy *priv = dev_get_priv(parent);
 592
 593         tcphy_cfg_usb3_to_usb2_only(priv, false);
 594
 595         if (priv->mode == MODE_DISCONNECT)
 596                 goto exit;
 597
 598         priv->mode &= ~(MODE_UFP_USB | MODE_DFP_USB);
 599         if (priv->mode == MODE_DISCONNECT)
 600                 rockchip_tcphy_exit(priv);
 601
 602 exit:
 603         return 0;
 604 }
 605
 606 static struct phy_ops rockchip_tcphy_usb3_ops = {
 607         .power_on = rockchip_usb3_phy_power_on,
 608         .power_off = rockchip_usb3_phy_power_off,
 609 };
 610
 611 static void rockchip_tcphy_pre_init(struct udevice *dev)
 612 {
 613         struct rockchip_tcphy *priv = dev_get_priv(dev);
 614         const struct rockchip_usb3phy_port_cfg *cfg = priv->port_cfgs;
 615
 616         reset_assert(&priv->tcphy_rst);
 617         reset_assert(&priv->uphy_rst);
 618         reset_assert(&priv->pipe_rst);
 619
 620         /* select external psm clock */
 621         property_enable(priv, &cfg->external_psm, 1);
 622         property_enable(priv, &cfg->usb3tousb2_en, 0);
 623
 624         priv->mode = MODE_DISCONNECT;
 625 }
 626
 627 static int rockchip_tcphy_parse_dt(struct udevice *dev)
 628 {
 629         struct rockchip_tcphy *priv = dev_get_priv(dev);
 630         int ret;
 631
 632         priv->grf_base = syscon_get_first_range(ROCKCHIP_SYSCON_GRF);
 633         if (IS_ERR(priv->grf_base))
 634                 return PTR_ERR(priv->grf_base);
 635
 636         ret = clk_get_by_name(dev, "tcpdcore", &priv->clk_core);
 637         if (ret) {
 638                 dev_err(dev, "failed to get tcpdcore clk (ret=%d)\n", ret);
 639                 return ret;
 640         }
 641
 642         ret = clk_get_by_name(dev, "tcpdphy-ref", &priv->clk_ref);
 643         if (ret) {
 644                 dev_err(dev, "failed to get tcpdphy-ref clk (ret=%d)\n", ret);
 645                 return ret;
 646         }
 647
 648         ret = reset_get_by_name(dev, "uphy", &priv->uphy_rst);
 649         if (ret) {
 650                 dev_err(dev, "failed to get uphy reset (ret=%d)\n", ret);
 651                 return ret;
 652         }
 653
 654         ret = reset_get_by_name(dev, "uphy-pipe", &priv->pipe_rst);
 655         if (ret) {
 656                 dev_err(dev, "failed to get uphy-pipe reset (ret=%d)\n", ret);
 657                 return ret;
 658         }
 659
 660         ret = reset_get_by_name(dev, "uphy-tcphy", &priv->tcphy_rst);
 661         if (ret) {
 662                 dev_err(dev, "failed to get uphy-tcphy reset (ret=%d)\n", ret);
 663                 return ret;
 664         }
 665
 666         return 0;
 667 }
 668
 669 static int rockchip_tcphy_probe(struct udevice *dev)
 670 {
 671         struct rockchip_tcphy *priv = dev_get_priv(dev);
 672         const struct rockchip_usb3phy_port_cfg *phy_cfgs;
 673         unsigned int reg;
 674         int index, ret;
 675
 676         priv->reg_base = (void __iomem *)dev_read_addr(dev);
 677         if (IS_ERR(priv->reg_base))
 678                 return PTR_ERR(priv->reg_base);
 679
 680         ret = dev_read_u32_index(dev, "reg", 1, &reg);
 681         if (ret) {
 682                 dev_err(dev, "failed to read reg property (ret = %d)\n", ret);
 683                 return ret;
 684         }
 685
 686         phy_cfgs = (const struct rockchip_usb3phy_port_cfg *)
 687                                         dev_get_driver_data(dev);
 688         if (!phy_cfgs)
 689                 return -EINVAL;
 690
 691         /* find out a proper config which can be matched with dt. */
 692         index = 0;
 693         while (phy_cfgs[index].reg) {
 694                 if (phy_cfgs[index].reg == reg) {
 695                         priv->port_cfgs = &phy_cfgs[index];
 696                         break;
 697                 }
 698
 699                 ++index;
 700         }
 701
 702         if (!priv->port_cfgs) {
 703                 dev_err(dev, "failed find proper phy-cfg\n");
 704                 return -EINVAL;
 705         }
 706
 707         ret = rockchip_tcphy_parse_dt(dev);
 708         if (ret)
 709                 return ret;
 710
 711         rockchip_tcphy_pre_init(dev);
 712
 713         return 0;
 714 }
 715
 716 static int rockchip_tcphy_bind(struct udevice *dev)
 717 {
 718         struct udevice *tcphy_dev;
 719         ofnode node;
 720         const char *name;
 721         int ret = 0;
 722
 723         dev_for_each_subnode(node, dev) {
 724                 if (!ofnode_valid(node)) {
 725                         dev_info(dev, "subnode %s not found\n", dev->name);
 726                         return -ENXIO;
 727                 }
 728
 729                 name = ofnode_get_name(node);
 730                 dev_dbg(dev, "subnode %s\n", name);
 731
 732                 if (!strcasecmp(name, "dp-port")) {
 733                         dev_dbg(dev, "Warning: dp-port not supported yet!\n");
 734                         continue;
 735                 } else if (!strcasecmp(name, "usb3-port")) {
 736                         ret = device_bind_driver_to_node(dev,
 737                                                          "rockchip_tcphy_usb3_port",
 738                                                          name, node, &tcphy_dev);
 739                         if (ret) {
 740                                 dev_err(dev,
 741                                         "'%s' cannot bind 'rockchip_tcphy_usb3_port'\n",
 742                                         name);
 743                                 return ret;
 744                         }
 745                 }
 746         }
 747
 748         return ret;
 749 }
 750
 751 static const struct rockchip_usb3phy_port_cfg rk3399_typec_phy_cfgs[] = {
 752         {
 753                 .reg                    = 0xff7c0000,
 754                 .typec_conn_dir         = { 0xe580, 0, 16 },
 755                 .usb3tousb2_en          = { 0xe580, 3, 19 },
 756                 .external_psm           = { 0xe588, 14, 30 },
 757                 .pipe_status            = { 0xe5c0, 0, 0 },
 758                 .usb3_host_disable      = { 0x2434, 0, 16 },
 759                 .usb3_host_port         = { 0x2434, 12, 28 },
 760                 .uphy_dp_sel            = { 0x6268, 19, 19 },
 761         },
 762         {
 763                 .reg                    = 0xff800000,
 764                 .typec_conn_dir         = { 0xe58c, 0, 16 },
 765                 .usb3tousb2_en          = { 0xe58c, 3, 19 },
 766                 .external_psm           = { 0xe594, 14, 30 },
 767                 .pipe_status            = { 0xe5c0, 16, 16 },
 768                 .usb3_host_disable      = { 0x2444, 0, 16 },
 769                 .usb3_host_port         = { 0x2444, 12, 28 },
 770                 .uphy_dp_sel            = { 0x6268, 3, 19 },
 771         },
 772         { /* sentinel */ }
 773 };
 774
 775 static const struct udevice_id rockchip_typec_phy_ids[] = {
 776         {
 777                 .compatible = "rockchip,rk3399-typec-phy",
 778                 .data = (ulong)&rk3399_typec_phy_cfgs,
 779         },
 780         { /* sentinel */ }
 781 };
 782
 783 U_BOOT_DRIVER(rockchip_tcphy_usb3_port) = {
 784         .name           = "rockchip_tcphy_usb3_port",
 785         .id             = UCLASS_PHY,
 786         .ops            = &rockchip_tcphy_usb3_ops,
 787 };
 788
 789 U_BOOT_DRIVER(rockchip_typec_phy) = {
 790         .name   = "rockchip_typec_phy",
 791         .id     = UCLASS_PHY,
 792         .of_match = rockchip_typec_phy_ids,
 793         .probe = rockchip_tcphy_probe,
 794         .bind = rockchip_tcphy_bind,
 795         .priv_auto_alloc_size = sizeof(struct rockchip_tcphy),
 796 };