drivers/net/zynq_gem.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2011 Michal Simek
   4  *
   5  * Michal SIMEK <monstr@monstr.eu>
   6  *
   7  * Based on Xilinx gmac driver:
   8  * (C) Copyright 2011 Xilinx
   9  */
  10
  11 #include <clk.h>
  12 #include <common.h>
  13 #include <dm.h>
  14 #include <net.h>
  15 #include <netdev.h>
  16 #include <config.h>
  17 #include <console.h>
  18 #include <malloc.h>
  19 #include <asm/io.h>
  20 #include <phy.h>
  21 #include <miiphy.h>
  22 #include <wait_bit.h>
  23 #include <watchdog.h>
  24 #include <asm/system.h>
  25 #include <asm/arch/hardware.h>
  26 #include <asm/arch/sys_proto.h>
  27 #include <linux/errno.h>
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 /* Bit/mask specification */
  32 #define ZYNQ_GEM_PHYMNTNC_OP_MASK       0x40020000 /* operation mask bits */
  33 #define ZYNQ_GEM_PHYMNTNC_OP_R_MASK     0x20000000 /* read operation */
  34 #define ZYNQ_GEM_PHYMNTNC_OP_W_MASK     0x10000000 /* write operation */
  35 #define ZYNQ_GEM_PHYMNTNC_PHYAD_SHIFT_MASK      23 /* Shift bits for PHYAD */
  36 #define ZYNQ_GEM_PHYMNTNC_PHREG_SHIFT_MASK      18 /* Shift bits for PHREG */
  37
  38 #define ZYNQ_GEM_RXBUF_EOF_MASK         0x00008000 /* End of frame. */
  39 #define ZYNQ_GEM_RXBUF_SOF_MASK         0x00004000 /* Start of frame. */
  40 #define ZYNQ_GEM_RXBUF_LEN_MASK         0x00003FFF /* Mask for length field */
  41
  42 #define ZYNQ_GEM_RXBUF_WRAP_MASK        0x00000002 /* Wrap bit, last BD */
  43 #define ZYNQ_GEM_RXBUF_NEW_MASK         0x00000001 /* Used bit.. */
  44 #define ZYNQ_GEM_RXBUF_ADD_MASK         0xFFFFFFFC /* Mask for address */
  45
  46 /* Wrap bit, last descriptor */
  47 #define ZYNQ_GEM_TXBUF_WRAP_MASK        0x40000000
  48 #define ZYNQ_GEM_TXBUF_LAST_MASK        0x00008000 /* Last buffer */
  49 #define ZYNQ_GEM_TXBUF_USED_MASK        0x80000000 /* Used by Hw */
  50
  51 #define ZYNQ_GEM_NWCTRL_TXEN_MASK       0x00000008 /* Enable transmit */
  52 #define ZYNQ_GEM_NWCTRL_RXEN_MASK       0x00000004 /* Enable receive */
  53 #define ZYNQ_GEM_NWCTRL_MDEN_MASK       0x00000010 /* Enable MDIO port */
  54 #define ZYNQ_GEM_NWCTRL_STARTTX_MASK    0x00000200 /* Start tx (tx_go) */
  55
  56 #define ZYNQ_GEM_NWCFG_SPEED100         0x00000001 /* 100 Mbps operation */
  57 #define ZYNQ_GEM_NWCFG_SPEED1000        0x00000400 /* 1Gbps operation */
  58 #define ZYNQ_GEM_NWCFG_FDEN             0x00000002 /* Full Duplex mode */
  59 #define ZYNQ_GEM_NWCFG_FSREM            0x00020000 /* FCS removal */
  60 #define ZYNQ_GEM_NWCFG_SGMII_ENBL       0x08000000 /* SGMII Enable */
  61 #define ZYNQ_GEM_NWCFG_PCS_SEL          0x00000800 /* PCS select */
  62 #ifdef CONFIG_ARM64
  63 #define ZYNQ_GEM_NWCFG_MDCCLKDIV        0x00100000 /* Div pclk by 64, max 160MHz */
  64 #else
  65 #define ZYNQ_GEM_NWCFG_MDCCLKDIV        0x000c0000 /* Div pclk by 48, max 120MHz */
  66 #endif
  67
  68 #ifdef CONFIG_ARM64
  69 # define ZYNQ_GEM_DBUS_WIDTH    (1 << 21) /* 64 bit bus */
  70 #else
  71 # define ZYNQ_GEM_DBUS_WIDTH    (0 << 21) /* 32 bit bus */
  72 #endif
  73
  74 #define ZYNQ_GEM_NWCFG_INIT             (ZYNQ_GEM_DBUS_WIDTH | \
  75                                         ZYNQ_GEM_NWCFG_FDEN | \
  76                                         ZYNQ_GEM_NWCFG_FSREM | \
  77                                         ZYNQ_GEM_NWCFG_MDCCLKDIV)
  78
  79 #define ZYNQ_GEM_NWSR_MDIOIDLE_MASK     0x00000004 /* PHY management idle */
  80
  81 #define ZYNQ_GEM_DMACR_BLENGTH          0x00000004 /* INCR4 AHB bursts */
  82 /* Use full configured addressable space (8 Kb) */
  83 #define ZYNQ_GEM_DMACR_RXSIZE           0x00000300
  84 /* Use full configured addressable space (4 Kb) */
  85 #define ZYNQ_GEM_DMACR_TXSIZE           0x00000400
  86 /* Set with binary 00011000 to use 1536 byte(1*max length frame/buffer) */
  87 #define ZYNQ_GEM_DMACR_RXBUF            0x00180000
  88
  89 #if defined(CONFIG_PHYS_64BIT)
  90 # define ZYNQ_GEM_DMA_BUS_WIDTH         BIT(30) /* 64 bit bus */
  91 #else
  92 # define ZYNQ_GEM_DMA_BUS_WIDTH         (0 << 30) /* 32 bit bus */
  93 #endif
  94
  95 #define ZYNQ_GEM_DMACR_INIT             (ZYNQ_GEM_DMACR_BLENGTH | \
  96                                         ZYNQ_GEM_DMACR_RXSIZE | \
  97                                         ZYNQ_GEM_DMACR_TXSIZE | \
  98                                         ZYNQ_GEM_DMACR_RXBUF | \
  99                                         ZYNQ_GEM_DMA_BUS_WIDTH)
 100
 101 #define ZYNQ_GEM_TSR_DONE               0x00000020 /* Tx done mask */
 102
 103 #define ZYNQ_GEM_PCS_CTL_ANEG_ENBL      0x1000
 104
 105 /* Use MII register 1 (MII status register) to detect PHY */
 106 #define PHY_DETECT_REG  1
 107
 108 /* Mask used to verify certain PHY features (or register contents)
 109  * in the register above:
 110  *  0x1000: 10Mbps full duplex support
 111  *  0x0800: 10Mbps half duplex support
 112  *  0x0008: Auto-negotiation support
 113  */
 114 #define PHY_DETECT_MASK 0x1808
 115
 116 /* TX BD status masks */
 117 #define ZYNQ_GEM_TXBUF_FRMLEN_MASK      0x000007ff
 118 #define ZYNQ_GEM_TXBUF_EXHAUSTED        0x08000000
 119 #define ZYNQ_GEM_TXBUF_UNDERRUN         0x10000000
 120
 121 /* Clock frequencies for different speeds */
 122 #define ZYNQ_GEM_FREQUENCY_10   2500000UL
 123 #define ZYNQ_GEM_FREQUENCY_100  25000000UL
 124 #define ZYNQ_GEM_FREQUENCY_1000 125000000UL
 125
 126 /* Device registers */
 127 struct zynq_gem_regs {
 128         u32 nwctrl; /* 0x0 - Network Control reg */
 129         u32 nwcfg; /* 0x4 - Network Config reg */
 130         u32 nwsr; /* 0x8 - Network Status reg */
 131         u32 reserved1;
 132         u32 dmacr; /* 0x10 - DMA Control reg */
 133         u32 txsr; /* 0x14 - TX Status reg */
 134         u32 rxqbase; /* 0x18 - RX Q Base address reg */
 135         u32 txqbase; /* 0x1c - TX Q Base address reg */
 136         u32 rxsr; /* 0x20 - RX Status reg */
 137         u32 reserved2[2];
 138         u32 idr; /* 0x2c - Interrupt Disable reg */
 139         u32 reserved3;
 140         u32 phymntnc; /* 0x34 - Phy Maintaince reg */
 141         u32 reserved4[18];
 142         u32 hashl; /* 0x80 - Hash Low address reg */
 143         u32 hashh; /* 0x84 - Hash High address reg */
 144 #define LADDR_LOW       0
 145 #define LADDR_HIGH      1
 146         u32 laddr[4][LADDR_HIGH + 1]; /* 0x8c - Specific1 addr low/high reg */
 147         u32 match[4]; /* 0xa8 - Type ID1 Match reg */
 148         u32 reserved6[18];
 149 #define STAT_SIZE       44
 150         u32 stat[STAT_SIZE]; /* 0x100 - Octects transmitted Low reg */
 151         u32 reserved9[20];
 152         u32 pcscntrl;
 153         u32 reserved7[143];
 154         u32 transmit_q1_ptr; /* 0x440 - Transmit priority queue 1 */
 155         u32 reserved8[15];
 156         u32 receive_q1_ptr; /* 0x480 - Receive priority queue 1 */
 157         u32 reserved10[17];
 158         u32 upper_txqbase; /* 0x4C8 - Upper tx_q base addr */
 159         u32 reserved11[2];
 160         u32 upper_rxqbase; /* 0x4D4 - Upper rx_q base addr */
 161 };
 162
 163 /* BD descriptors */
 164 struct emac_bd {
 165         u32 addr; /* Next descriptor pointer */
 166         u32 status;
 167 #if defined(CONFIG_PHYS_64BIT)
 168         u32 addr_hi;
 169         u32 reserved;
 170 #endif
 171 };
 172
 173 #define RX_BUF 32
 174 /* Page table entries are set to 1MB, or multiples of 1MB
 175  * (not < 1MB). driver uses less bd's so use 1MB bdspace.
 176  */
 177 #define BD_SPACE        0x100000
 178 /* BD separation space */
 179 #define BD_SEPRN_SPACE  (RX_BUF * sizeof(struct emac_bd))
 180
 181 /* Setup the first free TX descriptor */
 182 #define TX_FREE_DESC    2
 183
 184 /* Initialized, rxbd_current, rx_first_buf must be 0 after init */
 185 struct zynq_gem_priv {
 186         struct emac_bd *tx_bd;
 187         struct emac_bd *rx_bd;
 188         char *rxbuffers;
 189         u32 rxbd_current;
 190         u32 rx_first_buf;
 191         int phyaddr;
 192         int init;
 193         struct zynq_gem_regs *iobase;
 194         phy_interface_t interface;
 195         struct phy_device *phydev;
 196         ofnode phy_of_node;
 197         struct mii_dev *bus;
 198         struct clk clk;
 199         u32 max_speed;
 200         bool int_pcs;
 201 };
 202
 203 static int phy_setup_op(struct zynq_gem_priv *priv, u32 phy_addr, u32 regnum,
 204                         u32 op, u16 *data)
 205 {
 206         u32 mgtcr;
 207         struct zynq_gem_regs *regs = priv->iobase;
 208         int err;
 209
 210         err = wait_for_bit_le32(&regs->nwsr, ZYNQ_GEM_NWSR_MDIOIDLE_MASK,
 211                                 true, 20000, false);
 212         if (err)
 213                 return err;
 214
 215         /* Construct mgtcr mask for the operation */
 216         mgtcr = ZYNQ_GEM_PHYMNTNC_OP_MASK | op |
 217                 (phy_addr << ZYNQ_GEM_PHYMNTNC_PHYAD_SHIFT_MASK) |
 218                 (regnum << ZYNQ_GEM_PHYMNTNC_PHREG_SHIFT_MASK) | *data;
 219
 220         /* Write mgtcr and wait for completion */
 221         writel(mgtcr, &regs->phymntnc);
 222
 223         err = wait_for_bit_le32(&regs->nwsr, ZYNQ_GEM_NWSR_MDIOIDLE_MASK,
 224                                 true, 20000, false);
 225         if (err)
 226                 return err;
 227
 228         if (op == ZYNQ_GEM_PHYMNTNC_OP_R_MASK)
 229                 *data = readl(&regs->phymntnc);
 230
 231         return 0;
 232 }
 233
 234 static int phyread(struct zynq_gem_priv *priv, u32 phy_addr,
 235                    u32 regnum, u16 *val)
 236 {
 237         int ret;
 238
 239         ret = phy_setup_op(priv, phy_addr, regnum,
 240                            ZYNQ_GEM_PHYMNTNC_OP_R_MASK, val);
 241
 242         if (!ret)
 243                 debug("%s: phy_addr %d, regnum 0x%x, val 0x%x\n", __func__,
 244                       phy_addr, regnum, *val);
 245
 246         return ret;
 247 }
 248
 249 static int phywrite(struct zynq_gem_priv *priv, u32 phy_addr,
 250                     u32 regnum, u16 data)
 251 {
 252         debug("%s: phy_addr %d, regnum 0x%x, data 0x%x\n", __func__, phy_addr,
 253               regnum, data);
 254
 255         return phy_setup_op(priv, phy_addr, regnum,
 256                             ZYNQ_GEM_PHYMNTNC_OP_W_MASK, &data);
 257 }
 258
 259 static int phy_detection(struct udevice *dev)
 260 {
 261         int i;
 262         u16 phyreg = 0;
 263         struct zynq_gem_priv *priv = dev->priv;
 264
 265         if (priv->phyaddr != -1) {
 266                 phyread(priv, priv->phyaddr, PHY_DETECT_REG, &phyreg);
 267                 if ((phyreg != 0xFFFF) &&
 268                     ((phyreg & PHY_DETECT_MASK) == PHY_DETECT_MASK)) {
 269                         /* Found a valid PHY address */
 270                         debug("Default phy address %d is valid\n",
 271                               priv->phyaddr);
 272                         return 0;
 273                 } else {
 274                         debug("PHY address is not setup correctly %d\n",
 275                               priv->phyaddr);
 276                         priv->phyaddr = -1;
 277                 }
 278         }
 279
 280         debug("detecting phy address\n");
 281         if (priv->phyaddr == -1) {
 282                 /* detect the PHY address */
 283                 for (i = 31; i >= 0; i--) {
 284                         phyread(priv, i, PHY_DETECT_REG, &phyreg);
 285                         if ((phyreg != 0xFFFF) &&
 286                             ((phyreg & PHY_DETECT_MASK) == PHY_DETECT_MASK)) {
 287                                 /* Found a valid PHY address */
 288                                 priv->phyaddr = i;
 289                                 debug("Found valid phy address, %d\n", i);
 290                                 return 0;
 291                         }
 292                 }
 293         }
 294         printf("PHY is not detected\n");
 295         return -1;
 296 }
 297
 298 static int zynq_gem_setup_mac(struct udevice *dev)
 299 {
 300         u32 i, macaddrlow, macaddrhigh;
 301         struct eth_pdata *pdata = dev_get_platdata(dev);
 302         struct zynq_gem_priv *priv = dev_get_priv(dev);
 303         struct zynq_gem_regs *regs = priv->iobase;
 304
 305         /* Set the MAC bits [31:0] in BOT */
 306         macaddrlow = pdata->enetaddr[0];
 307         macaddrlow |= pdata->enetaddr[1] << 8;
 308         macaddrlow |= pdata->enetaddr[2] << 16;
 309         macaddrlow |= pdata->enetaddr[3] << 24;
 310
 311         /* Set MAC bits [47:32] in TOP */
 312         macaddrhigh = pdata->enetaddr[4];
 313         macaddrhigh |= pdata->enetaddr[5] << 8;
 314
 315         for (i = 0; i < 4; i++) {
 316                 writel(0, &regs->laddr[i][LADDR_LOW]);
 317                 writel(0, &regs->laddr[i][LADDR_HIGH]);
 318                 /* Do not use MATCHx register */
 319                 writel(0, &regs->match[i]);
 320         }
 321
 322         writel(macaddrlow, &regs->laddr[0][LADDR_LOW]);
 323         writel(macaddrhigh, &regs->laddr[0][LADDR_HIGH]);
 324
 325         return 0;
 326 }
 327
 328 static int zynq_phy_init(struct udevice *dev)
 329 {
 330         int ret;
 331         struct zynq_gem_priv *priv = dev_get_priv(dev);
 332         struct zynq_gem_regs *regs = priv->iobase;
 333         const u32 supported = SUPPORTED_10baseT_Half |
 334                         SUPPORTED_10baseT_Full |
 335                         SUPPORTED_100baseT_Half |
 336                         SUPPORTED_100baseT_Full |
 337                         SUPPORTED_1000baseT_Half |
 338                         SUPPORTED_1000baseT_Full;
 339
 340         /* Enable only MDIO bus */
 341         writel(ZYNQ_GEM_NWCTRL_MDEN_MASK, &regs->nwctrl);
 342
 343         if ((priv->interface != PHY_INTERFACE_MODE_SGMII) &&
 344             (priv->interface != PHY_INTERFACE_MODE_GMII)) {
 345                 ret = phy_detection(dev);
 346                 if (ret) {
 347                         printf("GEM PHY init failed\n");
 348                         return ret;
 349                 }
 350         }
 351
 352         priv->phydev = phy_connect(priv->bus, priv->phyaddr, dev,
 353                                    priv->interface);
 354         if (!priv->phydev)
 355                 return -ENODEV;
 356
 357         priv->phydev->supported &= supported | ADVERTISED_Pause |
 358                                   ADVERTISED_Asym_Pause;
 359         if (priv->max_speed) {
 360                 ret = phy_set_supported(priv->phydev, priv->max_speed);
 361                 if (ret)
 362                         return ret;
 363         }
 364
 365         priv->phydev->advertising = priv->phydev->supported;
 366         priv->phydev->node = priv->phy_of_node;
 367
 368         return phy_config(priv->phydev);
 369 }
 370
 371 static int zynq_gem_init(struct udevice *dev)
 372 {
 373         u32 i, nwconfig;
 374         int ret;
 375         unsigned long clk_rate = 0;
 376         struct zynq_gem_priv *priv = dev_get_priv(dev);
 377         struct zynq_gem_regs *regs = priv->iobase;
 378         struct emac_bd *dummy_tx_bd = &priv->tx_bd[TX_FREE_DESC];
 379         struct emac_bd *dummy_rx_bd = &priv->tx_bd[TX_FREE_DESC + 2];
 380
 381         if (!priv->init) {
 382                 /* Disable all interrupts */
 383                 writel(0xFFFFFFFF, &regs->idr);
 384
 385                 /* Disable the receiver & transmitter */
 386                 writel(0, &regs->nwctrl);
 387                 writel(0, &regs->txsr);
 388                 writel(0, &regs->rxsr);
 389                 writel(0, &regs->phymntnc);
 390
 391                 /* Clear the Hash registers for the mac address
 392                  * pointed by AddressPtr
 393                  */
 394                 writel(0x0, &regs->hashl);
 395                 /* Write bits [63:32] in TOP */
 396                 writel(0x0, &regs->hashh);
 397
 398                 /* Clear all counters */
 399                 for (i = 0; i < STAT_SIZE; i++)
 400                         readl(&regs->stat[i]);
 401
 402                 /* Setup RxBD space */
 403                 memset(priv->rx_bd, 0, RX_BUF * sizeof(struct emac_bd));
 404
 405                 for (i = 0; i < RX_BUF; i++) {
 406                         priv->rx_bd[i].status = 0xF0000000;
 407                         priv->rx_bd[i].addr =
 408                                         (lower_32_bits((ulong)(priv->rxbuffers)
 409                                                         + (i * PKTSIZE_ALIGN)));
 410 #if defined(CONFIG_PHYS_64BIT)
 411                         priv->rx_bd[i].addr_hi =
 412                                         (upper_32_bits((ulong)(priv->rxbuffers)
 413                                                         + (i * PKTSIZE_ALIGN)));
 414 #endif
 415         }
 416                 /* WRAP bit to last BD */
 417                 priv->rx_bd[--i].addr |= ZYNQ_GEM_RXBUF_WRAP_MASK;
 418                 /* Write RxBDs to IP */
 419                 writel(lower_32_bits((ulong)priv->rx_bd), &regs->rxqbase);
 420 #if defined(CONFIG_PHYS_64BIT)
 421                 writel(upper_32_bits((ulong)priv->rx_bd), &regs->upper_rxqbase);
 422 #endif
 423
 424                 /* Setup for DMA Configuration register */
 425                 writel(ZYNQ_GEM_DMACR_INIT, &regs->dmacr);
 426
 427                 /* Setup for Network Control register, MDIO, Rx and Tx enable */
 428                 setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_MDEN_MASK);
 429
 430                 /* Disable the second priority queue */
 431                 dummy_tx_bd->addr = 0;
 432 #if defined(CONFIG_PHYS_64BIT)
 433                 dummy_tx_bd->addr_hi = 0;
 434 #endif
 435                 dummy_tx_bd->status = ZYNQ_GEM_TXBUF_WRAP_MASK |
 436                                 ZYNQ_GEM_TXBUF_LAST_MASK|
 437                                 ZYNQ_GEM_TXBUF_USED_MASK;
 438
 439                 dummy_rx_bd->addr = ZYNQ_GEM_RXBUF_WRAP_MASK |
 440                                 ZYNQ_GEM_RXBUF_NEW_MASK;
 441 #if defined(CONFIG_PHYS_64BIT)
 442                 dummy_rx_bd->addr_hi = 0;
 443 #endif
 444                 dummy_rx_bd->status = 0;
 445
 446                 writel((ulong)dummy_tx_bd, &regs->transmit_q1_ptr);
 447                 writel((ulong)dummy_rx_bd, &regs->receive_q1_ptr);
 448
 449                 priv->init++;
 450         }
 451
 452         ret = phy_startup(priv->phydev);
 453         if (ret)
 454                 return ret;
 455
 456         if (!priv->phydev->link) {
 457                 printf("%s: No link.\n", priv->phydev->dev->name);
 458                 return -1;
 459         }
 460
 461         nwconfig = ZYNQ_GEM_NWCFG_INIT;
 462
 463         /*
 464          * Set SGMII enable PCS selection only if internal PCS/PMA
 465          * core is used and interface is SGMII.
 466          */
 467         if (priv->interface == PHY_INTERFACE_MODE_SGMII &&
 468             priv->int_pcs) {
 469                 nwconfig |= ZYNQ_GEM_NWCFG_SGMII_ENBL |
 470                             ZYNQ_GEM_NWCFG_PCS_SEL;
 471 #ifdef CONFIG_ARM64
 472                 writel(readl(&regs->pcscntrl) | ZYNQ_GEM_PCS_CTL_ANEG_ENBL,
 473                        &regs->pcscntrl);
 474 #endif
 475         }
 476
 477         switch (priv->phydev->speed) {
 478         case SPEED_1000:
 479                 writel(nwconfig | ZYNQ_GEM_NWCFG_SPEED1000,
 480                        &regs->nwcfg);
 481                 clk_rate = ZYNQ_GEM_FREQUENCY_1000;
 482                 break;
 483         case SPEED_100:
 484                 writel(nwconfig | ZYNQ_GEM_NWCFG_SPEED100,
 485                        &regs->nwcfg);
 486                 clk_rate = ZYNQ_GEM_FREQUENCY_100;
 487                 break;
 488         case SPEED_10:
 489                 clk_rate = ZYNQ_GEM_FREQUENCY_10;
 490                 break;
 491         }
 492
 493 #if !defined(CONFIG_ARCH_VERSAL)
 494         ret = clk_set_rate(&priv->clk, clk_rate);
 495         if (IS_ERR_VALUE(ret) && ret != (unsigned long)-ENOSYS) {
 496                 dev_err(dev, "failed to set tx clock rate\n");
 497                 return ret;
 498         }
 499
 500         ret = clk_enable(&priv->clk);
 501         if (ret && ret != -ENOSYS) {
 502                 dev_err(dev, "failed to enable tx clock\n");
 503                 return ret;
 504         }
 505 #else
 506         debug("requested clk_rate %ld\n", clk_rate);
 507 #endif
 508
 509         setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_RXEN_MASK |
 510                                         ZYNQ_GEM_NWCTRL_TXEN_MASK);
 511
 512         return 0;
 513 }
 514
 515 static int zynq_gem_send(struct udevice *dev, void *ptr, int len)
 516 {
 517         dma_addr_t addr;
 518         u32 size;
 519         struct zynq_gem_priv *priv = dev_get_priv(dev);
 520         struct zynq_gem_regs *regs = priv->iobase;
 521         struct emac_bd *current_bd = &priv->tx_bd[1];
 522
 523         /* Setup Tx BD */
 524         memset(priv->tx_bd, 0, sizeof(struct emac_bd));
 525
 526         priv->tx_bd->addr = lower_32_bits((ulong)ptr);
 527 #if defined(CONFIG_PHYS_64BIT)
 528         priv->tx_bd->addr_hi = upper_32_bits((ulong)ptr);
 529 #endif
 530         priv->tx_bd->status = (len & ZYNQ_GEM_TXBUF_FRMLEN_MASK) |
 531                                ZYNQ_GEM_TXBUF_LAST_MASK;
 532         /* Dummy descriptor to mark it as the last in descriptor chain */
 533         current_bd->addr = 0x0;
 534 #if defined(CONFIG_PHYS_64BIT)
 535         current_bd->addr_hi = 0x0;
 536 #endif
 537         current_bd->status = ZYNQ_GEM_TXBUF_WRAP_MASK |
 538                              ZYNQ_GEM_TXBUF_LAST_MASK|
 539                              ZYNQ_GEM_TXBUF_USED_MASK;
 540
 541         /* setup BD */
 542         writel(lower_32_bits((ulong)priv->tx_bd), &regs->txqbase);
 543 #if defined(CONFIG_PHYS_64BIT)
 544         writel(upper_32_bits((ulong)priv->tx_bd), &regs->upper_txqbase);
 545 #endif
 546
 547         addr = (ulong) ptr;
 548         addr &= ~(ARCH_DMA_MINALIGN - 1);
 549         size = roundup(len, ARCH_DMA_MINALIGN);
 550         flush_dcache_range(addr, addr + size);
 551
 552         addr = (ulong)priv->rxbuffers;
 553         addr &= ~(ARCH_DMA_MINALIGN - 1);
 554         size = roundup((RX_BUF * PKTSIZE_ALIGN), ARCH_DMA_MINALIGN);
 555         flush_dcache_range(addr, addr + size);
 556         barrier();
 557
 558         /* Start transmit */
 559         setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_STARTTX_MASK);
 560
 561         /* Read TX BD status */
 562         if (priv->tx_bd->status & ZYNQ_GEM_TXBUF_EXHAUSTED)
 563                 printf("TX buffers exhausted in mid frame\n");
 564
 565         return wait_for_bit_le32(&regs->txsr, ZYNQ_GEM_TSR_DONE,
 566                                  true, 20000, true);
 567 }
 568
 569 /* Do not check frame_recd flag in rx_status register 0x20 - just poll BD */
 570 static int zynq_gem_recv(struct udevice *dev, int flags, uchar **packetp)
 571 {
 572         int frame_len;
 573         dma_addr_t addr;
 574         struct zynq_gem_priv *priv = dev_get_priv(dev);
 575         struct emac_bd *current_bd = &priv->rx_bd[priv->rxbd_current];
 576
 577         if (!(current_bd->addr & ZYNQ_GEM_RXBUF_NEW_MASK))
 578                 return -1;
 579
 580         if (!(current_bd->status &
 581                         (ZYNQ_GEM_RXBUF_SOF_MASK | ZYNQ_GEM_RXBUF_EOF_MASK))) {
 582                 printf("GEM: SOF or EOF not set for last buffer received!\n");
 583                 return -1;
 584         }
 585
 586         frame_len = current_bd->status & ZYNQ_GEM_RXBUF_LEN_MASK;
 587         if (!frame_len) {
 588                 printf("%s: Zero size packet?\n", __func__);
 589                 return -1;
 590         }
 591
 592 #if defined(CONFIG_PHYS_64BIT)
 593         addr = (dma_addr_t)((current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK)
 594                       | ((dma_addr_t)current_bd->addr_hi << 32));
 595 #else
 596         addr = current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK;
 597 #endif
 598         addr &= ~(ARCH_DMA_MINALIGN - 1);
 599
 600         *packetp = (uchar *)(uintptr_t)addr;
 601
 602         return frame_len;
 603 }
 604
 605 static int zynq_gem_free_pkt(struct udevice *dev, uchar *packet, int length)
 606 {
 607         struct zynq_gem_priv *priv = dev_get_priv(dev);
 608         struct emac_bd *current_bd = &priv->rx_bd[priv->rxbd_current];
 609         struct emac_bd *first_bd;
 610
 611         if (current_bd->status & ZYNQ_GEM_RXBUF_SOF_MASK) {
 612                 priv->rx_first_buf = priv->rxbd_current;
 613         } else {
 614                 current_bd->addr &= ~ZYNQ_GEM_RXBUF_NEW_MASK;
 615                 current_bd->status = 0xF0000000; /* FIXME */
 616         }
 617
 618         if (current_bd->status & ZYNQ_GEM_RXBUF_EOF_MASK) {
 619                 first_bd = &priv->rx_bd[priv->rx_first_buf];
 620                 first_bd->addr &= ~ZYNQ_GEM_RXBUF_NEW_MASK;
 621                 first_bd->status = 0xF0000000;
 622         }
 623
 624         if ((++priv->rxbd_current) >= RX_BUF)
 625                 priv->rxbd_current = 0;
 626
 627         return 0;
 628 }
 629
 630 static void zynq_gem_halt(struct udevice *dev)
 631 {
 632         struct zynq_gem_priv *priv = dev_get_priv(dev);
 633         struct zynq_gem_regs *regs = priv->iobase;
 634
 635         clrsetbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_RXEN_MASK |
 636                                                 ZYNQ_GEM_NWCTRL_TXEN_MASK, 0);
 637 }
 638
 639 __weak int zynq_board_read_rom_ethaddr(unsigned char *ethaddr)
 640 {
 641         return -ENOSYS;
 642 }
 643
 644 static int zynq_gem_read_rom_mac(struct udevice *dev)
 645 {
 646         struct eth_pdata *pdata = dev_get_platdata(dev);
 647
 648         if (!pdata)
 649                 return -ENOSYS;
 650
 651         return zynq_board_read_rom_ethaddr(pdata->enetaddr);
 652 }
 653
 654 static int zynq_gem_miiphy_read(struct mii_dev *bus, int addr,
 655                                 int devad, int reg)
 656 {
 657         struct zynq_gem_priv *priv = bus->priv;
 658         int ret;
 659         u16 val = 0;
 660
 661         ret = phyread(priv, addr, reg, &val);
 662         debug("%s 0x%x, 0x%x, 0x%x, 0x%x\n", __func__, addr, reg, val, ret);
 663         return val;
 664 }
 665
 666 static int zynq_gem_miiphy_write(struct mii_dev *bus, int addr, int devad,
 667                                  int reg, u16 value)
 668 {
 669         struct zynq_gem_priv *priv = bus->priv;
 670
 671         debug("%s 0x%x, 0x%x, 0x%x\n", __func__, addr, reg, value);
 672         return phywrite(priv, addr, reg, value);
 673 }
 674
 675 static int zynq_gem_probe(struct udevice *dev)
 676 {
 677         void *bd_space;
 678         struct zynq_gem_priv *priv = dev_get_priv(dev);
 679         int ret;
 680
 681         /* Align rxbuffers to ARCH_DMA_MINALIGN */
 682         priv->rxbuffers = memalign(ARCH_DMA_MINALIGN, RX_BUF * PKTSIZE_ALIGN);
 683         if (!priv->rxbuffers)
 684                 return -ENOMEM;
 685
 686         memset(priv->rxbuffers, 0, RX_BUF * PKTSIZE_ALIGN);
 687
 688         /* Align bd_space to MMU_SECTION_SHIFT */
 689         bd_space = memalign(1 << MMU_SECTION_SHIFT, BD_SPACE);
 690         if (!bd_space)
 691                 return -ENOMEM;
 692
 693         mmu_set_region_dcache_behaviour((phys_addr_t)bd_space,
 694                                         BD_SPACE, DCACHE_OFF);
 695
 696         /* Initialize the bd spaces for tx and rx bd's */
 697         priv->tx_bd = (struct emac_bd *)bd_space;
 698         priv->rx_bd = (struct emac_bd *)((ulong)bd_space + BD_SEPRN_SPACE);
 699
 700         ret = clk_get_by_name(dev, "tx_clk", &priv->clk);
 701         if (ret < 0) {
 702                 dev_err(dev, "failed to get clock\n");
 703                 return -EINVAL;
 704         }
 705
 706         priv->bus = mdio_alloc();
 707         priv->bus->read = zynq_gem_miiphy_read;
 708         priv->bus->write = zynq_gem_miiphy_write;
 709         priv->bus->priv = priv;
 710
 711         ret = mdio_register_seq(priv->bus, dev->seq);
 712         if (ret)
 713                 return ret;
 714
 715         return zynq_phy_init(dev);
 716 }
 717
 718 static int zynq_gem_remove(struct udevice *dev)
 719 {
 720         struct zynq_gem_priv *priv = dev_get_priv(dev);
 721
 722         free(priv->phydev);
 723         mdio_unregister(priv->bus);
 724         mdio_free(priv->bus);
 725
 726         return 0;
 727 }
 728
 729 static const struct eth_ops zynq_gem_ops = {
 730         .start                  = zynq_gem_init,
 731         .send                   = zynq_gem_send,
 732         .recv                   = zynq_gem_recv,
 733         .free_pkt               = zynq_gem_free_pkt,
 734         .stop                   = zynq_gem_halt,
 735         .write_hwaddr           = zynq_gem_setup_mac,
 736         .read_rom_hwaddr        = zynq_gem_read_rom_mac,
 737 };
 738
 739 static int zynq_gem_ofdata_to_platdata(struct udevice *dev)
 740 {
 741         struct eth_pdata *pdata = dev_get_platdata(dev);
 742         struct zynq_gem_priv *priv = dev_get_priv(dev);
 743         struct ofnode_phandle_args phandle_args;
 744         const char *phy_mode;
 745
 746         pdata->iobase = (phys_addr_t)dev_read_addr(dev);
 747         priv->iobase = (struct zynq_gem_regs *)pdata->iobase;
 748         /* Hardcode for now */
 749         priv->phyaddr = -1;
 750
 751         if (!dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
 752                                         &phandle_args)) {
 753                 debug("phy-handle does exist %s\n", dev->name);
 754                 priv->phyaddr = ofnode_read_u32_default(phandle_args.node,
 755                                                         "reg", -1);
 756                 priv->phy_of_node = phandle_args.node;
 757                 priv->max_speed = ofnode_read_u32_default(phandle_args.node,
 758                                                           "max-speed",
 759                                                           SPEED_1000);
 760         }
 761
 762         phy_mode = dev_read_prop(dev, "phy-mode", NULL);
 763         if (phy_mode)
 764                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
 765         if (pdata->phy_interface == -1) {
 766                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
 767                 return -EINVAL;
 768         }
 769         priv->interface = pdata->phy_interface;
 770
 771         priv->int_pcs = dev_read_bool(dev, "is-internal-pcspma");
 772
 773         printf("ZYNQ GEM: %lx, phyaddr %x, interface %s\n", (ulong)priv->iobase,
 774                priv->phyaddr, phy_string_for_interface(priv->interface));
 775
 776         return 0;
 777 }
 778
 779 static const struct udevice_id zynq_gem_ids[] = {
 780         { .compatible = "cdns,zynqmp-gem" },
 781         { .compatible = "cdns,zynq-gem" },
 782         { .compatible = "cdns,gem" },
 783         { }
 784 };
 785
 786 U_BOOT_DRIVER(zynq_gem) = {
 787         .name   = "zynq_gem",
 788         .id     = UCLASS_ETH,
 789         .of_match = zynq_gem_ids,
 790         .ofdata_to_platdata = zynq_gem_ofdata_to_platdata,
 791         .probe  = zynq_gem_probe,
 792         .remove = zynq_gem_remove,
 793         .ops    = &zynq_gem_ops,
 794         .priv_auto_alloc_size = sizeof(struct zynq_gem_priv),
 795         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
 796 };