drivers/net/zynq_gem.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2011 Michal Simek
   4  *
   5  * Michal SIMEK <monstr@monstr.eu>
   6  *
   7  * Based on Xilinx gmac driver:
   8  * (C) Copyright 2011 Xilinx
   9  */
  10
  11 #include <clk.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <dm.h>
  15 #include <net.h>
  16 #include <netdev.h>
  17 #include <config.h>
  18 #include <console.h>
  19 #include <malloc.h>
  20 #include <asm/io.h>
  21 #include <phy.h>
  22 #include <miiphy.h>
  23 #include <wait_bit.h>
  24 #include <watchdog.h>
  25 #include <asm/system.h>
  26 #include <asm/arch/hardware.h>
  27 #include <asm/arch/sys_proto.h>
  28 #include <linux/errno.h>
  29
  30 /* Bit/mask specification */
  31 #define ZYNQ_GEM_PHYMNTNC_OP_MASK       0x40020000 /* operation mask bits */
  32 #define ZYNQ_GEM_PHYMNTNC_OP_R_MASK     0x20000000 /* read operation */
  33 #define ZYNQ_GEM_PHYMNTNC_OP_W_MASK     0x10000000 /* write operation */
  34 #define ZYNQ_GEM_PHYMNTNC_PHYAD_SHIFT_MASK      23 /* Shift bits for PHYAD */
  35 #define ZYNQ_GEM_PHYMNTNC_PHREG_SHIFT_MASK      18 /* Shift bits for PHREG */
  36
  37 #define ZYNQ_GEM_RXBUF_EOF_MASK         0x00008000 /* End of frame. */
  38 #define ZYNQ_GEM_RXBUF_SOF_MASK         0x00004000 /* Start of frame. */
  39 #define ZYNQ_GEM_RXBUF_LEN_MASK         0x00003FFF /* Mask for length field */
  40
  41 #define ZYNQ_GEM_RXBUF_WRAP_MASK        0x00000002 /* Wrap bit, last BD */
  42 #define ZYNQ_GEM_RXBUF_NEW_MASK         0x00000001 /* Used bit.. */
  43 #define ZYNQ_GEM_RXBUF_ADD_MASK         0xFFFFFFFC /* Mask for address */
  44
  45 /* Wrap bit, last descriptor */
  46 #define ZYNQ_GEM_TXBUF_WRAP_MASK        0x40000000
  47 #define ZYNQ_GEM_TXBUF_LAST_MASK        0x00008000 /* Last buffer */
  48 #define ZYNQ_GEM_TXBUF_USED_MASK        0x80000000 /* Used by Hw */
  49
  50 #define ZYNQ_GEM_NWCTRL_TXEN_MASK       0x00000008 /* Enable transmit */
  51 #define ZYNQ_GEM_NWCTRL_RXEN_MASK       0x00000004 /* Enable receive */
  52 #define ZYNQ_GEM_NWCTRL_MDEN_MASK       0x00000010 /* Enable MDIO port */
  53 #define ZYNQ_GEM_NWCTRL_STARTTX_MASK    0x00000200 /* Start tx (tx_go) */
  54
  55 #define ZYNQ_GEM_NWCFG_SPEED100         0x00000001 /* 100 Mbps operation */
  56 #define ZYNQ_GEM_NWCFG_SPEED1000        0x00000400 /* 1Gbps operation */
  57 #define ZYNQ_GEM_NWCFG_FDEN             0x00000002 /* Full Duplex mode */
  58 #define ZYNQ_GEM_NWCFG_FSREM            0x00020000 /* FCS removal */
  59 #define ZYNQ_GEM_NWCFG_SGMII_ENBL       0x08000000 /* SGMII Enable */
  60 #define ZYNQ_GEM_NWCFG_PCS_SEL          0x00000800 /* PCS select */
  61 #ifdef CONFIG_ARM64
  62 #define ZYNQ_GEM_NWCFG_MDCCLKDIV        0x00100000 /* Div pclk by 64, max 160MHz */
  63 #else
  64 #define ZYNQ_GEM_NWCFG_MDCCLKDIV        0x000c0000 /* Div pclk by 48, max 120MHz */
  65 #endif
  66
  67 #ifdef CONFIG_ARM64
  68 # define ZYNQ_GEM_DBUS_WIDTH    (1 << 21) /* 64 bit bus */
  69 #else
  70 # define ZYNQ_GEM_DBUS_WIDTH    (0 << 21) /* 32 bit bus */
  71 #endif
  72
  73 #define ZYNQ_GEM_NWCFG_INIT             (ZYNQ_GEM_DBUS_WIDTH | \
  74                                         ZYNQ_GEM_NWCFG_FDEN | \
  75                                         ZYNQ_GEM_NWCFG_FSREM | \
  76                                         ZYNQ_GEM_NWCFG_MDCCLKDIV)
  77
  78 #define ZYNQ_GEM_NWSR_MDIOIDLE_MASK     0x00000004 /* PHY management idle */
  79
  80 #define ZYNQ_GEM_DMACR_BLENGTH          0x00000004 /* INCR4 AHB bursts */
  81 /* Use full configured addressable space (8 Kb) */
  82 #define ZYNQ_GEM_DMACR_RXSIZE           0x00000300
  83 /* Use full configured addressable space (4 Kb) */
  84 #define ZYNQ_GEM_DMACR_TXSIZE           0x00000400
  85 /* Set with binary 00011000 to use 1536 byte(1*max length frame/buffer) */
  86 #define ZYNQ_GEM_DMACR_RXBUF            0x00180000
  87
  88 #if defined(CONFIG_PHYS_64BIT)
  89 # define ZYNQ_GEM_DMA_BUS_WIDTH         BIT(30) /* 64 bit bus */
  90 #else
  91 # define ZYNQ_GEM_DMA_BUS_WIDTH         (0 << 30) /* 32 bit bus */
  92 #endif
  93
  94 #define ZYNQ_GEM_DMACR_INIT             (ZYNQ_GEM_DMACR_BLENGTH | \
  95                                         ZYNQ_GEM_DMACR_RXSIZE | \
  96                                         ZYNQ_GEM_DMACR_TXSIZE | \
  97                                         ZYNQ_GEM_DMACR_RXBUF | \
  98                                         ZYNQ_GEM_DMA_BUS_WIDTH)
  99
 100 #define ZYNQ_GEM_TSR_DONE               0x00000020 /* Tx done mask */
 101
 102 #define ZYNQ_GEM_PCS_CTL_ANEG_ENBL      0x1000
 103
 104 #define ZYNQ_GEM_DCFG_DBG6_DMA_64B      BIT(23)
 105
 106 /* Use MII register 1 (MII status register) to detect PHY */
 107 #define PHY_DETECT_REG  1
 108
 109 /* Mask used to verify certain PHY features (or register contents)
 110  * in the register above:
 111  *  0x1000: 10Mbps full duplex support
 112  *  0x0800: 10Mbps half duplex support
 113  *  0x0008: Auto-negotiation support
 114  */
 115 #define PHY_DETECT_MASK 0x1808
 116
 117 /* TX BD status masks */
 118 #define ZYNQ_GEM_TXBUF_FRMLEN_MASK      0x000007ff
 119 #define ZYNQ_GEM_TXBUF_EXHAUSTED        0x08000000
 120 #define ZYNQ_GEM_TXBUF_UNDERRUN         0x10000000
 121
 122 /* Clock frequencies for different speeds */
 123 #define ZYNQ_GEM_FREQUENCY_10   2500000UL
 124 #define ZYNQ_GEM_FREQUENCY_100  25000000UL
 125 #define ZYNQ_GEM_FREQUENCY_1000 125000000UL
 126
 127 /* Device registers */
 128 struct zynq_gem_regs {
 129         u32 nwctrl; /* 0x0 - Network Control reg */
 130         u32 nwcfg; /* 0x4 - Network Config reg */
 131         u32 nwsr; /* 0x8 - Network Status reg */
 132         u32 reserved1;
 133         u32 dmacr; /* 0x10 - DMA Control reg */
 134         u32 txsr; /* 0x14 - TX Status reg */
 135         u32 rxqbase; /* 0x18 - RX Q Base address reg */
 136         u32 txqbase; /* 0x1c - TX Q Base address reg */
 137         u32 rxsr; /* 0x20 - RX Status reg */
 138         u32 reserved2[2];
 139         u32 idr; /* 0x2c - Interrupt Disable reg */
 140         u32 reserved3;
 141         u32 phymntnc; /* 0x34 - Phy Maintaince reg */
 142         u32 reserved4[18];
 143         u32 hashl; /* 0x80 - Hash Low address reg */
 144         u32 hashh; /* 0x84 - Hash High address reg */
 145 #define LADDR_LOW       0
 146 #define LADDR_HIGH      1
 147         u32 laddr[4][LADDR_HIGH + 1]; /* 0x8c - Specific1 addr low/high reg */
 148         u32 match[4]; /* 0xa8 - Type ID1 Match reg */
 149         u32 reserved6[18];
 150 #define STAT_SIZE       44
 151         u32 stat[STAT_SIZE]; /* 0x100 - Octects transmitted Low reg */
 152         u32 reserved9[20];
 153         u32 pcscntrl;
 154         u32 rserved12[36];
 155         u32 dcfg6; /* 0x294 Design config reg6 */
 156         u32 reserved7[106];
 157         u32 transmit_q1_ptr; /* 0x440 - Transmit priority queue 1 */
 158         u32 reserved8[15];
 159         u32 receive_q1_ptr; /* 0x480 - Receive priority queue 1 */
 160         u32 reserved10[17];
 161         u32 upper_txqbase; /* 0x4C8 - Upper tx_q base addr */
 162         u32 reserved11[2];
 163         u32 upper_rxqbase; /* 0x4D4 - Upper rx_q base addr */
 164 };
 165
 166 /* BD descriptors */
 167 struct emac_bd {
 168         u32 addr; /* Next descriptor pointer */
 169         u32 status;
 170 #if defined(CONFIG_PHYS_64BIT)
 171         u32 addr_hi;
 172         u32 reserved;
 173 #endif
 174 };
 175
 176 #define RX_BUF 32
 177 /* Page table entries are set to 1MB, or multiples of 1MB
 178  * (not < 1MB). driver uses less bd's so use 1MB bdspace.
 179  */
 180 #define BD_SPACE        0x100000
 181 /* BD separation space */
 182 #define BD_SEPRN_SPACE  (RX_BUF * sizeof(struct emac_bd))
 183
 184 /* Setup the first free TX descriptor */
 185 #define TX_FREE_DESC    2
 186
 187 /* Initialized, rxbd_current, rx_first_buf must be 0 after init */
 188 struct zynq_gem_priv {
 189         struct emac_bd *tx_bd;
 190         struct emac_bd *rx_bd;
 191         char *rxbuffers;
 192         u32 rxbd_current;
 193         u32 rx_first_buf;
 194         int phyaddr;
 195         int init;
 196         struct zynq_gem_regs *iobase;
 197         phy_interface_t interface;
 198         struct phy_device *phydev;
 199         ofnode phy_of_node;
 200         struct mii_dev *bus;
 201         struct clk clk;
 202         u32 max_speed;
 203         bool int_pcs;
 204         bool dma_64bit;
 205 };
 206
 207 static int phy_setup_op(struct zynq_gem_priv *priv, u32 phy_addr, u32 regnum,
 208                         u32 op, u16 *data)
 209 {
 210         u32 mgtcr;
 211         struct zynq_gem_regs *regs = priv->iobase;
 212         int err;
 213
 214         err = wait_for_bit_le32(&regs->nwsr, ZYNQ_GEM_NWSR_MDIOIDLE_MASK,
 215                                 true, 20000, false);
 216         if (err)
 217                 return err;
 218
 219         /* Construct mgtcr mask for the operation */
 220         mgtcr = ZYNQ_GEM_PHYMNTNC_OP_MASK | op |
 221                 (phy_addr << ZYNQ_GEM_PHYMNTNC_PHYAD_SHIFT_MASK) |
 222                 (regnum << ZYNQ_GEM_PHYMNTNC_PHREG_SHIFT_MASK) | *data;
 223
 224         /* Write mgtcr and wait for completion */
 225         writel(mgtcr, &regs->phymntnc);
 226
 227         err = wait_for_bit_le32(&regs->nwsr, ZYNQ_GEM_NWSR_MDIOIDLE_MASK,
 228                                 true, 20000, false);
 229         if (err)
 230                 return err;
 231
 232         if (op == ZYNQ_GEM_PHYMNTNC_OP_R_MASK)
 233                 *data = readl(&regs->phymntnc);
 234
 235         return 0;
 236 }
 237
 238 static int phyread(struct zynq_gem_priv *priv, u32 phy_addr,
 239                    u32 regnum, u16 *val)
 240 {
 241         int ret;
 242
 243         ret = phy_setup_op(priv, phy_addr, regnum,
 244                            ZYNQ_GEM_PHYMNTNC_OP_R_MASK, val);
 245
 246         if (!ret)
 247                 debug("%s: phy_addr %d, regnum 0x%x, val 0x%x\n", __func__,
 248                       phy_addr, regnum, *val);
 249
 250         return ret;
 251 }
 252
 253 static int phywrite(struct zynq_gem_priv *priv, u32 phy_addr,
 254                     u32 regnum, u16 data)
 255 {
 256         debug("%s: phy_addr %d, regnum 0x%x, data 0x%x\n", __func__, phy_addr,
 257               regnum, data);
 258
 259         return phy_setup_op(priv, phy_addr, regnum,
 260                             ZYNQ_GEM_PHYMNTNC_OP_W_MASK, &data);
 261 }
 262
 263 static int zynq_gem_setup_mac(struct udevice *dev)
 264 {
 265         u32 i, macaddrlow, macaddrhigh;
 266         struct eth_pdata *pdata = dev_get_platdata(dev);
 267         struct zynq_gem_priv *priv = dev_get_priv(dev);
 268         struct zynq_gem_regs *regs = priv->iobase;
 269
 270         /* Set the MAC bits [31:0] in BOT */
 271         macaddrlow = pdata->enetaddr[0];
 272         macaddrlow |= pdata->enetaddr[1] << 8;
 273         macaddrlow |= pdata->enetaddr[2] << 16;
 274         macaddrlow |= pdata->enetaddr[3] << 24;
 275
 276         /* Set MAC bits [47:32] in TOP */
 277         macaddrhigh = pdata->enetaddr[4];
 278         macaddrhigh |= pdata->enetaddr[5] << 8;
 279
 280         for (i = 0; i < 4; i++) {
 281                 writel(0, &regs->laddr[i][LADDR_LOW]);
 282                 writel(0, &regs->laddr[i][LADDR_HIGH]);
 283                 /* Do not use MATCHx register */
 284                 writel(0, &regs->match[i]);
 285         }
 286
 287         writel(macaddrlow, &regs->laddr[0][LADDR_LOW]);
 288         writel(macaddrhigh, &regs->laddr[0][LADDR_HIGH]);
 289
 290         return 0;
 291 }
 292
 293 static int zynq_phy_init(struct udevice *dev)
 294 {
 295         int ret;
 296         struct zynq_gem_priv *priv = dev_get_priv(dev);
 297         struct zynq_gem_regs *regs = priv->iobase;
 298         const u32 supported = SUPPORTED_10baseT_Half |
 299                         SUPPORTED_10baseT_Full |
 300                         SUPPORTED_100baseT_Half |
 301                         SUPPORTED_100baseT_Full |
 302                         SUPPORTED_1000baseT_Half |
 303                         SUPPORTED_1000baseT_Full;
 304
 305         /* Enable only MDIO bus */
 306         writel(ZYNQ_GEM_NWCTRL_MDEN_MASK, &regs->nwctrl);
 307
 308         priv->phydev = phy_connect(priv->bus, priv->phyaddr, dev,
 309                                    priv->interface);
 310         if (!priv->phydev)
 311                 return -ENODEV;
 312
 313         if (priv->max_speed) {
 314                 ret = phy_set_supported(priv->phydev, priv->max_speed);
 315                 if (ret)
 316                         return ret;
 317         }
 318
 319         priv->phydev->supported &= supported | ADVERTISED_Pause |
 320                                   ADVERTISED_Asym_Pause;
 321
 322         priv->phydev->advertising = priv->phydev->supported;
 323         priv->phydev->node = priv->phy_of_node;
 324
 325         return phy_config(priv->phydev);
 326 }
 327
 328 static int zynq_gem_init(struct udevice *dev)
 329 {
 330         u32 i, nwconfig;
 331         int ret;
 332         unsigned long clk_rate = 0;
 333         struct zynq_gem_priv *priv = dev_get_priv(dev);
 334         struct zynq_gem_regs *regs = priv->iobase;
 335         struct emac_bd *dummy_tx_bd = &priv->tx_bd[TX_FREE_DESC];
 336         struct emac_bd *dummy_rx_bd = &priv->tx_bd[TX_FREE_DESC + 2];
 337
 338         if (readl(&regs->dcfg6) & ZYNQ_GEM_DCFG_DBG6_DMA_64B)
 339                 priv->dma_64bit = true;
 340         else
 341                 priv->dma_64bit = false;
 342
 343 #if defined(CONFIG_PHYS_64BIT)
 344         if (!priv->dma_64bit) {
 345                 printf("ERR: %s: Using 64-bit DMA but HW doesn't support it\n",
 346                        __func__);
 347                 return -EINVAL;
 348         }
 349 #else
 350         if (priv->dma_64bit)
 351                 debug("WARN: %s: Not using 64-bit dma even HW supports it\n",
 352                       __func__);
 353 #endif
 354
 355         if (!priv->init) {
 356                 /* Disable all interrupts */
 357                 writel(0xFFFFFFFF, &regs->idr);
 358
 359                 /* Disable the receiver & transmitter */
 360                 writel(0, &regs->nwctrl);
 361                 writel(0, &regs->txsr);
 362                 writel(0, &regs->rxsr);
 363                 writel(0, &regs->phymntnc);
 364
 365                 /* Clear the Hash registers for the mac address
 366                  * pointed by AddressPtr
 367                  */
 368                 writel(0x0, &regs->hashl);
 369                 /* Write bits [63:32] in TOP */
 370                 writel(0x0, &regs->hashh);
 371
 372                 /* Clear all counters */
 373                 for (i = 0; i < STAT_SIZE; i++)
 374                         readl(&regs->stat[i]);
 375
 376                 /* Setup RxBD space */
 377                 memset(priv->rx_bd, 0, RX_BUF * sizeof(struct emac_bd));
 378
 379                 for (i = 0; i < RX_BUF; i++) {
 380                         priv->rx_bd[i].status = 0xF0000000;
 381                         priv->rx_bd[i].addr =
 382                                         (lower_32_bits((ulong)(priv->rxbuffers)
 383                                                         + (i * PKTSIZE_ALIGN)));
 384 #if defined(CONFIG_PHYS_64BIT)
 385                         priv->rx_bd[i].addr_hi =
 386                                         (upper_32_bits((ulong)(priv->rxbuffers)
 387                                                         + (i * PKTSIZE_ALIGN)));
 388 #endif
 389         }
 390                 /* WRAP bit to last BD */
 391                 priv->rx_bd[--i].addr |= ZYNQ_GEM_RXBUF_WRAP_MASK;
 392                 /* Write RxBDs to IP */
 393                 writel(lower_32_bits((ulong)priv->rx_bd), &regs->rxqbase);
 394 #if defined(CONFIG_PHYS_64BIT)
 395                 writel(upper_32_bits((ulong)priv->rx_bd), &regs->upper_rxqbase);
 396 #endif
 397
 398                 /* Setup for DMA Configuration register */
 399                 writel(ZYNQ_GEM_DMACR_INIT, &regs->dmacr);
 400
 401                 /* Setup for Network Control register, MDIO, Rx and Tx enable */
 402                 setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_MDEN_MASK);
 403
 404                 /* Disable the second priority queue */
 405                 dummy_tx_bd->addr = 0;
 406 #if defined(CONFIG_PHYS_64BIT)
 407                 dummy_tx_bd->addr_hi = 0;
 408 #endif
 409                 dummy_tx_bd->status = ZYNQ_GEM_TXBUF_WRAP_MASK |
 410                                 ZYNQ_GEM_TXBUF_LAST_MASK|
 411                                 ZYNQ_GEM_TXBUF_USED_MASK;
 412
 413                 dummy_rx_bd->addr = ZYNQ_GEM_RXBUF_WRAP_MASK |
 414                                 ZYNQ_GEM_RXBUF_NEW_MASK;
 415 #if defined(CONFIG_PHYS_64BIT)
 416                 dummy_rx_bd->addr_hi = 0;
 417 #endif
 418                 dummy_rx_bd->status = 0;
 419
 420                 writel((ulong)dummy_tx_bd, &regs->transmit_q1_ptr);
 421                 writel((ulong)dummy_rx_bd, &regs->receive_q1_ptr);
 422
 423                 priv->init++;
 424         }
 425
 426         ret = phy_startup(priv->phydev);
 427         if (ret)
 428                 return ret;
 429
 430         if (!priv->phydev->link) {
 431                 printf("%s: No link.\n", priv->phydev->dev->name);
 432                 return -1;
 433         }
 434
 435         nwconfig = ZYNQ_GEM_NWCFG_INIT;
 436
 437         /*
 438          * Set SGMII enable PCS selection only if internal PCS/PMA
 439          * core is used and interface is SGMII.
 440          */
 441         if (priv->interface == PHY_INTERFACE_MODE_SGMII &&
 442             priv->int_pcs) {
 443                 nwconfig |= ZYNQ_GEM_NWCFG_SGMII_ENBL |
 444                             ZYNQ_GEM_NWCFG_PCS_SEL;
 445 #ifdef CONFIG_ARM64
 446                 writel(readl(&regs->pcscntrl) | ZYNQ_GEM_PCS_CTL_ANEG_ENBL,
 447                        &regs->pcscntrl);
 448 #endif
 449         }
 450
 451         switch (priv->phydev->speed) {
 452         case SPEED_1000:
 453                 writel(nwconfig | ZYNQ_GEM_NWCFG_SPEED1000,
 454                        &regs->nwcfg);
 455                 clk_rate = ZYNQ_GEM_FREQUENCY_1000;
 456                 break;
 457         case SPEED_100:
 458                 writel(nwconfig | ZYNQ_GEM_NWCFG_SPEED100,
 459                        &regs->nwcfg);
 460                 clk_rate = ZYNQ_GEM_FREQUENCY_100;
 461                 break;
 462         case SPEED_10:
 463                 clk_rate = ZYNQ_GEM_FREQUENCY_10;
 464                 break;
 465         }
 466
 467         ret = clk_set_rate(&priv->clk, clk_rate);
 468         if (IS_ERR_VALUE(ret) && ret != (unsigned long)-ENOSYS) {
 469                 dev_err(dev, "failed to set tx clock rate\n");
 470                 return ret;
 471         }
 472
 473         ret = clk_enable(&priv->clk);
 474         if (ret && ret != -ENOSYS) {
 475                 dev_err(dev, "failed to enable tx clock\n");
 476                 return ret;
 477         }
 478
 479         setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_RXEN_MASK |
 480                                         ZYNQ_GEM_NWCTRL_TXEN_MASK);
 481
 482         return 0;
 483 }
 484
 485 static int zynq_gem_send(struct udevice *dev, void *ptr, int len)
 486 {
 487         dma_addr_t addr;
 488         u32 size;
 489         struct zynq_gem_priv *priv = dev_get_priv(dev);
 490         struct zynq_gem_regs *regs = priv->iobase;
 491         struct emac_bd *current_bd = &priv->tx_bd[1];
 492
 493         /* Setup Tx BD */
 494         memset(priv->tx_bd, 0, sizeof(struct emac_bd));
 495
 496         priv->tx_bd->addr = lower_32_bits((ulong)ptr);
 497 #if defined(CONFIG_PHYS_64BIT)
 498         priv->tx_bd->addr_hi = upper_32_bits((ulong)ptr);
 499 #endif
 500         priv->tx_bd->status = (len & ZYNQ_GEM_TXBUF_FRMLEN_MASK) |
 501                                ZYNQ_GEM_TXBUF_LAST_MASK;
 502         /* Dummy descriptor to mark it as the last in descriptor chain */
 503         current_bd->addr = 0x0;
 504 #if defined(CONFIG_PHYS_64BIT)
 505         current_bd->addr_hi = 0x0;
 506 #endif
 507         current_bd->status = ZYNQ_GEM_TXBUF_WRAP_MASK |
 508                              ZYNQ_GEM_TXBUF_LAST_MASK|
 509                              ZYNQ_GEM_TXBUF_USED_MASK;
 510
 511         /* setup BD */
 512         writel(lower_32_bits((ulong)priv->tx_bd), &regs->txqbase);
 513 #if defined(CONFIG_PHYS_64BIT)
 514         writel(upper_32_bits((ulong)priv->tx_bd), &regs->upper_txqbase);
 515 #endif
 516
 517         addr = (ulong) ptr;
 518         addr &= ~(ARCH_DMA_MINALIGN - 1);
 519         size = roundup(len, ARCH_DMA_MINALIGN);
 520         flush_dcache_range(addr, addr + size);
 521         barrier();
 522
 523         /* Start transmit */
 524         setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_STARTTX_MASK);
 525
 526         /* Read TX BD status */
 527         if (priv->tx_bd->status & ZYNQ_GEM_TXBUF_EXHAUSTED)
 528                 printf("TX buffers exhausted in mid frame\n");
 529
 530         return wait_for_bit_le32(&regs->txsr, ZYNQ_GEM_TSR_DONE,
 531                                  true, 20000, true);
 532 }
 533
 534 /* Do not check frame_recd flag in rx_status register 0x20 - just poll BD */
 535 static int zynq_gem_recv(struct udevice *dev, int flags, uchar **packetp)
 536 {
 537         int frame_len;
 538         dma_addr_t addr;
 539         struct zynq_gem_priv *priv = dev_get_priv(dev);
 540         struct emac_bd *current_bd = &priv->rx_bd[priv->rxbd_current];
 541
 542         if (!(current_bd->addr & ZYNQ_GEM_RXBUF_NEW_MASK))
 543                 return -1;
 544
 545         if (!(current_bd->status &
 546                         (ZYNQ_GEM_RXBUF_SOF_MASK | ZYNQ_GEM_RXBUF_EOF_MASK))) {
 547                 printf("GEM: SOF or EOF not set for last buffer received!\n");
 548                 return -1;
 549         }
 550
 551         frame_len = current_bd->status & ZYNQ_GEM_RXBUF_LEN_MASK;
 552         if (!frame_len) {
 553                 printf("%s: Zero size packet?\n", __func__);
 554                 return -1;
 555         }
 556
 557 #if defined(CONFIG_PHYS_64BIT)
 558         addr = (dma_addr_t)((current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK)
 559                       | ((dma_addr_t)current_bd->addr_hi << 32));
 560 #else
 561         addr = current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK;
 562 #endif
 563         addr &= ~(ARCH_DMA_MINALIGN - 1);
 564
 565         *packetp = (uchar *)(uintptr_t)addr;
 566
 567         invalidate_dcache_range(addr, addr + roundup(PKTSIZE_ALIGN, ARCH_DMA_MINALIGN));
 568         barrier();
 569
 570         return frame_len;
 571 }
 572
 573 static int zynq_gem_free_pkt(struct udevice *dev, uchar *packet, int length)
 574 {
 575         struct zynq_gem_priv *priv = dev_get_priv(dev);
 576         struct emac_bd *current_bd = &priv->rx_bd[priv->rxbd_current];
 577         struct emac_bd *first_bd;
 578
 579         if (current_bd->status & ZYNQ_GEM_RXBUF_SOF_MASK) {
 580                 priv->rx_first_buf = priv->rxbd_current;
 581         } else {
 582                 current_bd->addr &= ~ZYNQ_GEM_RXBUF_NEW_MASK;
 583                 current_bd->status = 0xF0000000; /* FIXME */
 584         }
 585
 586         if (current_bd->status & ZYNQ_GEM_RXBUF_EOF_MASK) {
 587                 first_bd = &priv->rx_bd[priv->rx_first_buf];
 588                 first_bd->addr &= ~ZYNQ_GEM_RXBUF_NEW_MASK;
 589                 first_bd->status = 0xF0000000;
 590         }
 591
 592         if ((++priv->rxbd_current) >= RX_BUF)
 593                 priv->rxbd_current = 0;
 594
 595         return 0;
 596 }
 597
 598 static void zynq_gem_halt(struct udevice *dev)
 599 {
 600         struct zynq_gem_priv *priv = dev_get_priv(dev);
 601         struct zynq_gem_regs *regs = priv->iobase;
 602
 603         clrsetbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_RXEN_MASK |
 604                                                 ZYNQ_GEM_NWCTRL_TXEN_MASK, 0);
 605 }
 606
 607 __weak int zynq_board_read_rom_ethaddr(unsigned char *ethaddr)
 608 {
 609         return -ENOSYS;
 610 }
 611
 612 static int zynq_gem_read_rom_mac(struct udevice *dev)
 613 {
 614         struct eth_pdata *pdata = dev_get_platdata(dev);
 615
 616         if (!pdata)
 617                 return -ENOSYS;
 618
 619         return zynq_board_read_rom_ethaddr(pdata->enetaddr);
 620 }
 621
 622 static int zynq_gem_miiphy_read(struct mii_dev *bus, int addr,
 623                                 int devad, int reg)
 624 {
 625         struct zynq_gem_priv *priv = bus->priv;
 626         int ret;
 627         u16 val = 0;
 628
 629         ret = phyread(priv, addr, reg, &val);
 630         debug("%s 0x%x, 0x%x, 0x%x, 0x%x\n", __func__, addr, reg, val, ret);
 631         return val;
 632 }
 633
 634 static int zynq_gem_miiphy_write(struct mii_dev *bus, int addr, int devad,
 635                                  int reg, u16 value)
 636 {
 637         struct zynq_gem_priv *priv = bus->priv;
 638
 639         debug("%s 0x%x, 0x%x, 0x%x\n", __func__, addr, reg, value);
 640         return phywrite(priv, addr, reg, value);
 641 }
 642
 643 static int zynq_gem_probe(struct udevice *dev)
 644 {
 645         void *bd_space;
 646         struct zynq_gem_priv *priv = dev_get_priv(dev);
 647         int ret;
 648
 649         /* Align rxbuffers to ARCH_DMA_MINALIGN */
 650         priv->rxbuffers = memalign(ARCH_DMA_MINALIGN, RX_BUF * PKTSIZE_ALIGN);
 651         if (!priv->rxbuffers)
 652                 return -ENOMEM;
 653
 654         memset(priv->rxbuffers, 0, RX_BUF * PKTSIZE_ALIGN);
 655         u32 addr = (ulong)priv->rxbuffers;
 656         flush_dcache_range(addr, addr + roundup(RX_BUF * PKTSIZE_ALIGN, ARCH_DMA_MINALIGN));
 657         barrier();
 658
 659         /* Align bd_space to MMU_SECTION_SHIFT */
 660         bd_space = memalign(1 << MMU_SECTION_SHIFT, BD_SPACE);
 661         if (!bd_space)
 662                 return -ENOMEM;
 663
 664         mmu_set_region_dcache_behaviour((phys_addr_t)bd_space,
 665                                         BD_SPACE, DCACHE_OFF);
 666
 667         /* Initialize the bd spaces for tx and rx bd's */
 668         priv->tx_bd = (struct emac_bd *)bd_space;
 669         priv->rx_bd = (struct emac_bd *)((ulong)bd_space + BD_SEPRN_SPACE);
 670
 671         ret = clk_get_by_name(dev, "tx_clk", &priv->clk);
 672         if (ret < 0) {
 673                 dev_err(dev, "failed to get clock\n");
 674                 return -EINVAL;
 675         }
 676
 677         priv->bus = mdio_alloc();
 678         priv->bus->read = zynq_gem_miiphy_read;
 679         priv->bus->write = zynq_gem_miiphy_write;
 680         priv->bus->priv = priv;
 681
 682         ret = mdio_register_seq(priv->bus, dev->seq);
 683         if (ret)
 684                 return ret;
 685
 686         return zynq_phy_init(dev);
 687 }
 688
 689 static int zynq_gem_remove(struct udevice *dev)
 690 {
 691         struct zynq_gem_priv *priv = dev_get_priv(dev);
 692
 693         free(priv->phydev);
 694         mdio_unregister(priv->bus);
 695         mdio_free(priv->bus);
 696
 697         return 0;
 698 }
 699
 700 static const struct eth_ops zynq_gem_ops = {
 701         .start                  = zynq_gem_init,
 702         .send                   = zynq_gem_send,
 703         .recv                   = zynq_gem_recv,
 704         .free_pkt               = zynq_gem_free_pkt,
 705         .stop                   = zynq_gem_halt,
 706         .write_hwaddr           = zynq_gem_setup_mac,
 707         .read_rom_hwaddr        = zynq_gem_read_rom_mac,
 708 };
 709
 710 static int zynq_gem_ofdata_to_platdata(struct udevice *dev)
 711 {
 712         struct eth_pdata *pdata = dev_get_platdata(dev);
 713         struct zynq_gem_priv *priv = dev_get_priv(dev);
 714         struct ofnode_phandle_args phandle_args;
 715         const char *phy_mode;
 716
 717         pdata->iobase = (phys_addr_t)dev_read_addr(dev);
 718         priv->iobase = (struct zynq_gem_regs *)pdata->iobase;
 719         /* Hardcode for now */
 720         priv->phyaddr = -1;
 721
 722         if (!dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
 723                                         &phandle_args)) {
 724                 debug("phy-handle does exist %s\n", dev->name);
 725                 priv->phyaddr = ofnode_read_u32_default(phandle_args.node,
 726                                                         "reg", -1);
 727                 priv->phy_of_node = phandle_args.node;
 728                 priv->max_speed = ofnode_read_u32_default(phandle_args.node,
 729                                                           "max-speed",
 730                                                           SPEED_1000);
 731         }
 732
 733         phy_mode = dev_read_prop(dev, "phy-mode", NULL);
 734         if (phy_mode)
 735                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
 736         if (pdata->phy_interface == -1) {
 737                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
 738                 return -EINVAL;
 739         }
 740         priv->interface = pdata->phy_interface;
 741
 742         priv->int_pcs = dev_read_bool(dev, "is-internal-pcspma");
 743
 744         printf("ZYNQ GEM: %lx, phyaddr %x, interface %s\n", (ulong)priv->iobase,
 745                priv->phyaddr, phy_string_for_interface(priv->interface));
 746
 747         return 0;
 748 }
 749
 750 static const struct udevice_id zynq_gem_ids[] = {
 751         { .compatible = "cdns,versal-gem" },
 752         { .compatible = "cdns,zynqmp-gem" },
 753         { .compatible = "cdns,zynq-gem" },
 754         { .compatible = "cdns,gem" },
 755         { }
 756 };
 757
 758 U_BOOT_DRIVER(zynq_gem) = {
 759         .name   = "zynq_gem",
 760         .id     = UCLASS_ETH,
 761         .of_match = zynq_gem_ids,
 762         .ofdata_to_platdata = zynq_gem_ofdata_to_platdata,
 763         .probe  = zynq_gem_probe,
 764         .remove = zynq_gem_remove,
 765         .ops    = &zynq_gem_ops,
 766         .priv_auto_alloc_size = sizeof(struct zynq_gem_priv),
 767         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
 768 };