drivers/net/zynq_gem.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2011 Michal Simek
   4  *
   5  * Michal SIMEK <monstr@monstr.eu>
   6  *
   7  * Based on Xilinx gmac driver:
   8  * (C) Copyright 2011 Xilinx
   9  */
  10
  11 #include <clk.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <dm.h>
  15 #include <log.h>
  16 #include <net.h>
  17 #include <netdev.h>
  18 #include <config.h>
  19 #include <console.h>
  20 #include <malloc.h>
  21 #include <asm/cache.h>
  22 #include <asm/io.h>
  23 #include <phy.h>
  24 #include <miiphy.h>
  25 #include <wait_bit.h>
  26 #include <watchdog.h>
  27 #include <asm/system.h>
  28 #include <asm/arch/hardware.h>
  29 #include <asm/arch/sys_proto.h>
  30 #include <dm/device_compat.h>
  31 #include <linux/bitops.h>
  32 #include <linux/err.h>
  33 #include <linux/errno.h>
  34
  35 /* Bit/mask specification */
  36 #define ZYNQ_GEM_PHYMNTNC_OP_MASK       0x40020000 /* operation mask bits */
  37 #define ZYNQ_GEM_PHYMNTNC_OP_R_MASK     0x20000000 /* read operation */
  38 #define ZYNQ_GEM_PHYMNTNC_OP_W_MASK     0x10000000 /* write operation */
  39 #define ZYNQ_GEM_PHYMNTNC_PHYAD_SHIFT_MASK      23 /* Shift bits for PHYAD */
  40 #define ZYNQ_GEM_PHYMNTNC_PHREG_SHIFT_MASK      18 /* Shift bits for PHREG */
  41
  42 #define ZYNQ_GEM_RXBUF_EOF_MASK         0x00008000 /* End of frame. */
  43 #define ZYNQ_GEM_RXBUF_SOF_MASK         0x00004000 /* Start of frame. */
  44 #define ZYNQ_GEM_RXBUF_LEN_MASK         0x00003FFF /* Mask for length field */
  45
  46 #define ZYNQ_GEM_RXBUF_WRAP_MASK        0x00000002 /* Wrap bit, last BD */
  47 #define ZYNQ_GEM_RXBUF_NEW_MASK         0x00000001 /* Used bit.. */
  48 #define ZYNQ_GEM_RXBUF_ADD_MASK         0xFFFFFFFC /* Mask for address */
  49
  50 /* Wrap bit, last descriptor */
  51 #define ZYNQ_GEM_TXBUF_WRAP_MASK        0x40000000
  52 #define ZYNQ_GEM_TXBUF_LAST_MASK        0x00008000 /* Last buffer */
  53 #define ZYNQ_GEM_TXBUF_USED_MASK        0x80000000 /* Used by Hw */
  54
  55 #define ZYNQ_GEM_NWCTRL_TXEN_MASK       0x00000008 /* Enable transmit */
  56 #define ZYNQ_GEM_NWCTRL_RXEN_MASK       0x00000004 /* Enable receive */
  57 #define ZYNQ_GEM_NWCTRL_MDEN_MASK       0x00000010 /* Enable MDIO port */
  58 #define ZYNQ_GEM_NWCTRL_STARTTX_MASK    0x00000200 /* Start tx (tx_go) */
  59
  60 #define ZYNQ_GEM_NWCFG_SPEED100         0x00000001 /* 100 Mbps operation */
  61 #define ZYNQ_GEM_NWCFG_SPEED1000        0x00000400 /* 1Gbps operation */
  62 #define ZYNQ_GEM_NWCFG_FDEN             0x00000002 /* Full Duplex mode */
  63 #define ZYNQ_GEM_NWCFG_FSREM            0x00020000 /* FCS removal */
  64 #define ZYNQ_GEM_NWCFG_SGMII_ENBL       0x08000000 /* SGMII Enable */
  65 #define ZYNQ_GEM_NWCFG_PCS_SEL          0x00000800 /* PCS select */
  66 #ifdef CONFIG_ARM64
  67 #define ZYNQ_GEM_NWCFG_MDCCLKDIV        0x00100000 /* Div pclk by 64, max 160MHz */
  68 #else
  69 #define ZYNQ_GEM_NWCFG_MDCCLKDIV        0x000c0000 /* Div pclk by 48, max 120MHz */
  70 #endif
  71
  72 #ifdef CONFIG_ARM64
  73 # define ZYNQ_GEM_DBUS_WIDTH    (1 << 21) /* 64 bit bus */
  74 #else
  75 # define ZYNQ_GEM_DBUS_WIDTH    (0 << 21) /* 32 bit bus */
  76 #endif
  77
  78 #define ZYNQ_GEM_NWCFG_INIT             (ZYNQ_GEM_DBUS_WIDTH | \
  79                                         ZYNQ_GEM_NWCFG_FDEN | \
  80                                         ZYNQ_GEM_NWCFG_FSREM | \
  81                                         ZYNQ_GEM_NWCFG_MDCCLKDIV)
  82
  83 #define ZYNQ_GEM_NWSR_MDIOIDLE_MASK     0x00000004 /* PHY management idle */
  84
  85 #define ZYNQ_GEM_DMACR_BLENGTH          0x00000004 /* INCR4 AHB bursts */
  86 /* Use full configured addressable space (8 Kb) */
  87 #define ZYNQ_GEM_DMACR_RXSIZE           0x00000300
  88 /* Use full configured addressable space (4 Kb) */
  89 #define ZYNQ_GEM_DMACR_TXSIZE           0x00000400
  90 /* Set with binary 00011000 to use 1536 byte(1*max length frame/buffer) */
  91 #define ZYNQ_GEM_DMACR_RXBUF            0x00180000
  92
  93 #if defined(CONFIG_PHYS_64BIT)
  94 # define ZYNQ_GEM_DMA_BUS_WIDTH         BIT(30) /* 64 bit bus */
  95 #else
  96 # define ZYNQ_GEM_DMA_BUS_WIDTH         (0 << 30) /* 32 bit bus */
  97 #endif
  98
  99 #define ZYNQ_GEM_DMACR_INIT             (ZYNQ_GEM_DMACR_BLENGTH | \
 100                                         ZYNQ_GEM_DMACR_RXSIZE | \
 101                                         ZYNQ_GEM_DMACR_TXSIZE | \
 102                                         ZYNQ_GEM_DMACR_RXBUF | \
 103                                         ZYNQ_GEM_DMA_BUS_WIDTH)
 104
 105 #define ZYNQ_GEM_TSR_DONE               0x00000020 /* Tx done mask */
 106
 107 #define ZYNQ_GEM_PCS_CTL_ANEG_ENBL      0x1000
 108
 109 #define ZYNQ_GEM_DCFG_DBG6_DMA_64B      BIT(23)
 110
 111 /* Use MII register 1 (MII status register) to detect PHY */
 112 #define PHY_DETECT_REG  1
 113
 114 /* Mask used to verify certain PHY features (or register contents)
 115  * in the register above:
 116  *  0x1000: 10Mbps full duplex support
 117  *  0x0800: 10Mbps half duplex support
 118  *  0x0008: Auto-negotiation support
 119  */
 120 #define PHY_DETECT_MASK 0x1808
 121
 122 /* TX BD status masks */
 123 #define ZYNQ_GEM_TXBUF_FRMLEN_MASK      0x000007ff
 124 #define ZYNQ_GEM_TXBUF_EXHAUSTED        0x08000000
 125 #define ZYNQ_GEM_TXBUF_UNDERRUN         0x10000000
 126
 127 /* Clock frequencies for different speeds */
 128 #define ZYNQ_GEM_FREQUENCY_10   2500000UL
 129 #define ZYNQ_GEM_FREQUENCY_100  25000000UL
 130 #define ZYNQ_GEM_FREQUENCY_1000 125000000UL
 131
 132 /* Device registers */
 133 struct zynq_gem_regs {
 134         u32 nwctrl; /* 0x0 - Network Control reg */
 135         u32 nwcfg; /* 0x4 - Network Config reg */
 136         u32 nwsr; /* 0x8 - Network Status reg */
 137         u32 reserved1;
 138         u32 dmacr; /* 0x10 - DMA Control reg */
 139         u32 txsr; /* 0x14 - TX Status reg */
 140         u32 rxqbase; /* 0x18 - RX Q Base address reg */
 141         u32 txqbase; /* 0x1c - TX Q Base address reg */
 142         u32 rxsr; /* 0x20 - RX Status reg */
 143         u32 reserved2[2];
 144         u32 idr; /* 0x2c - Interrupt Disable reg */
 145         u32 reserved3;
 146         u32 phymntnc; /* 0x34 - Phy Maintaince reg */
 147         u32 reserved4[18];
 148         u32 hashl; /* 0x80 - Hash Low address reg */
 149         u32 hashh; /* 0x84 - Hash High address reg */
 150 #define LADDR_LOW       0
 151 #define LADDR_HIGH      1
 152         u32 laddr[4][LADDR_HIGH + 1]; /* 0x8c - Specific1 addr low/high reg */
 153         u32 match[4]; /* 0xa8 - Type ID1 Match reg */
 154         u32 reserved6[18];
 155 #define STAT_SIZE       44
 156         u32 stat[STAT_SIZE]; /* 0x100 - Octects transmitted Low reg */
 157         u32 reserved9[20];
 158         u32 pcscntrl;
 159         u32 rserved12[36];
 160         u32 dcfg6; /* 0x294 Design config reg6 */
 161         u32 reserved7[106];
 162         u32 transmit_q1_ptr; /* 0x440 - Transmit priority queue 1 */
 163         u32 reserved8[15];
 164         u32 receive_q1_ptr; /* 0x480 - Receive priority queue 1 */
 165         u32 reserved10[17];
 166         u32 upper_txqbase; /* 0x4C8 - Upper tx_q base addr */
 167         u32 reserved11[2];
 168         u32 upper_rxqbase; /* 0x4D4 - Upper rx_q base addr */
 169 };
 170
 171 /* BD descriptors */
 172 struct emac_bd {
 173         u32 addr; /* Next descriptor pointer */
 174         u32 status;
 175 #if defined(CONFIG_PHYS_64BIT)
 176         u32 addr_hi;
 177         u32 reserved;
 178 #endif
 179 };
 180
 181 /* Reduce amount of BUFs if you have limited amount of memory */
 182 #define RX_BUF 32
 183 /* Page table entries are set to 1MB, or multiples of 1MB
 184  * (not < 1MB). driver uses less bd's so use 1MB bdspace.
 185  */
 186 #define BD_SPACE        0x100000
 187 /* BD separation space */
 188 #define BD_SEPRN_SPACE  (RX_BUF * sizeof(struct emac_bd))
 189
 190 /* Setup the first free TX descriptor */
 191 #define TX_FREE_DESC    2
 192
 193 /* Initialized, rxbd_current, rx_first_buf must be 0 after init */
 194 struct zynq_gem_priv {
 195         struct emac_bd *tx_bd;
 196         struct emac_bd *rx_bd;
 197         char *rxbuffers;
 198         u32 rxbd_current;
 199         u32 rx_first_buf;
 200         int phyaddr;
 201         int init;
 202         struct zynq_gem_regs *iobase;
 203         struct zynq_gem_regs *mdiobase;
 204         phy_interface_t interface;
 205         struct phy_device *phydev;
 206         ofnode phy_of_node;
 207         struct mii_dev *bus;
 208         struct clk clk;
 209         u32 max_speed;
 210         bool int_pcs;
 211         bool dma_64bit;
 212 };
 213
 214 static int phy_setup_op(struct zynq_gem_priv *priv, u32 phy_addr, u32 regnum,
 215                         u32 op, u16 *data)
 216 {
 217         u32 mgtcr;
 218         struct zynq_gem_regs *regs = priv->mdiobase;
 219         int err;
 220
 221         err = wait_for_bit_le32(&regs->nwsr, ZYNQ_GEM_NWSR_MDIOIDLE_MASK,
 222                                 true, 20000, false);
 223         if (err)
 224                 return err;
 225
 226         /* Construct mgtcr mask for the operation */
 227         mgtcr = ZYNQ_GEM_PHYMNTNC_OP_MASK | op |
 228                 (phy_addr << ZYNQ_GEM_PHYMNTNC_PHYAD_SHIFT_MASK) |
 229                 (regnum << ZYNQ_GEM_PHYMNTNC_PHREG_SHIFT_MASK) | *data;
 230
 231         /* Write mgtcr and wait for completion */
 232         writel(mgtcr, &regs->phymntnc);
 233
 234         err = wait_for_bit_le32(&regs->nwsr, ZYNQ_GEM_NWSR_MDIOIDLE_MASK,
 235                                 true, 20000, false);
 236         if (err)
 237                 return err;
 238
 239         if (op == ZYNQ_GEM_PHYMNTNC_OP_R_MASK)
 240                 *data = readl(&regs->phymntnc);
 241
 242         return 0;
 243 }
 244
 245 static int phyread(struct zynq_gem_priv *priv, u32 phy_addr,
 246                    u32 regnum, u16 *val)
 247 {
 248         int ret;
 249
 250         ret = phy_setup_op(priv, phy_addr, regnum,
 251                            ZYNQ_GEM_PHYMNTNC_OP_R_MASK, val);
 252
 253         if (!ret)
 254                 debug("%s: phy_addr %d, regnum 0x%x, val 0x%x\n", __func__,
 255                       phy_addr, regnum, *val);
 256
 257         return ret;
 258 }
 259
 260 static int phywrite(struct zynq_gem_priv *priv, u32 phy_addr,
 261                     u32 regnum, u16 data)
 262 {
 263         debug("%s: phy_addr %d, regnum 0x%x, data 0x%x\n", __func__, phy_addr,
 264               regnum, data);
 265
 266         return phy_setup_op(priv, phy_addr, regnum,
 267                             ZYNQ_GEM_PHYMNTNC_OP_W_MASK, &data);
 268 }
 269
 270 static int zynq_gem_setup_mac(struct udevice *dev)
 271 {
 272         u32 i, macaddrlow, macaddrhigh;
 273         struct eth_pdata *pdata = dev_get_platdata(dev);
 274         struct zynq_gem_priv *priv = dev_get_priv(dev);
 275         struct zynq_gem_regs *regs = priv->iobase;
 276
 277         /* Set the MAC bits [31:0] in BOT */
 278         macaddrlow = pdata->enetaddr[0];
 279         macaddrlow |= pdata->enetaddr[1] << 8;
 280         macaddrlow |= pdata->enetaddr[2] << 16;
 281         macaddrlow |= pdata->enetaddr[3] << 24;
 282
 283         /* Set MAC bits [47:32] in TOP */
 284         macaddrhigh = pdata->enetaddr[4];
 285         macaddrhigh |= pdata->enetaddr[5] << 8;
 286
 287         for (i = 0; i < 4; i++) {
 288                 writel(0, &regs->laddr[i][LADDR_LOW]);
 289                 writel(0, &regs->laddr[i][LADDR_HIGH]);
 290                 /* Do not use MATCHx register */
 291                 writel(0, &regs->match[i]);
 292         }
 293
 294         writel(macaddrlow, &regs->laddr[0][LADDR_LOW]);
 295         writel(macaddrhigh, &regs->laddr[0][LADDR_HIGH]);
 296
 297         return 0;
 298 }
 299
 300 static int zynq_phy_init(struct udevice *dev)
 301 {
 302         int ret;
 303         struct zynq_gem_priv *priv = dev_get_priv(dev);
 304         struct zynq_gem_regs *regs_mdio = priv->mdiobase;
 305         const u32 supported = SUPPORTED_10baseT_Half |
 306                         SUPPORTED_10baseT_Full |
 307                         SUPPORTED_100baseT_Half |
 308                         SUPPORTED_100baseT_Full |
 309                         SUPPORTED_1000baseT_Half |
 310                         SUPPORTED_1000baseT_Full;
 311
 312         /* Enable only MDIO bus */
 313         writel(ZYNQ_GEM_NWCTRL_MDEN_MASK, &regs_mdio->nwctrl);
 314
 315         priv->phydev = phy_connect(priv->bus, priv->phyaddr, dev,
 316                                    priv->interface);
 317         if (!priv->phydev)
 318                 return -ENODEV;
 319
 320         if (priv->max_speed) {
 321                 ret = phy_set_supported(priv->phydev, priv->max_speed);
 322                 if (ret)
 323                         return ret;
 324         }
 325
 326         priv->phydev->supported &= supported | ADVERTISED_Pause |
 327                                   ADVERTISED_Asym_Pause;
 328
 329         priv->phydev->advertising = priv->phydev->supported;
 330         priv->phydev->node = priv->phy_of_node;
 331
 332         return phy_config(priv->phydev);
 333 }
 334
 335 static int zynq_gem_init(struct udevice *dev)
 336 {
 337         u32 i, nwconfig;
 338         int ret;
 339         unsigned long clk_rate = 0;
 340         struct zynq_gem_priv *priv = dev_get_priv(dev);
 341         struct zynq_gem_regs *regs = priv->iobase;
 342         struct zynq_gem_regs *regs_mdio = priv->mdiobase;
 343         struct emac_bd *dummy_tx_bd = &priv->tx_bd[TX_FREE_DESC];
 344         struct emac_bd *dummy_rx_bd = &priv->tx_bd[TX_FREE_DESC + 2];
 345
 346         if (readl(&regs->dcfg6) & ZYNQ_GEM_DCFG_DBG6_DMA_64B)
 347                 priv->dma_64bit = true;
 348         else
 349                 priv->dma_64bit = false;
 350
 351 #if defined(CONFIG_PHYS_64BIT)
 352         if (!priv->dma_64bit) {
 353                 printf("ERR: %s: Using 64-bit DMA but HW doesn't support it\n",
 354                        __func__);
 355                 return -EINVAL;
 356         }
 357 #else
 358         if (priv->dma_64bit)
 359                 debug("WARN: %s: Not using 64-bit dma even HW supports it\n",
 360                       __func__);
 361 #endif
 362
 363         if (!priv->init) {
 364                 /* Disable all interrupts */
 365                 writel(0xFFFFFFFF, &regs->idr);
 366
 367                 /* Disable the receiver & transmitter */
 368                 writel(0, &regs->nwctrl);
 369                 writel(0, &regs->txsr);
 370                 writel(0, &regs->rxsr);
 371                 writel(0, &regs->phymntnc);
 372
 373                 /* Clear the Hash registers for the mac address
 374                  * pointed by AddressPtr
 375                  */
 376                 writel(0x0, &regs->hashl);
 377                 /* Write bits [63:32] in TOP */
 378                 writel(0x0, &regs->hashh);
 379
 380                 /* Clear all counters */
 381                 for (i = 0; i < STAT_SIZE; i++)
 382                         readl(&regs->stat[i]);
 383
 384                 /* Setup RxBD space */
 385                 memset(priv->rx_bd, 0, RX_BUF * sizeof(struct emac_bd));
 386
 387                 for (i = 0; i < RX_BUF; i++) {
 388                         priv->rx_bd[i].status = 0xF0000000;
 389                         priv->rx_bd[i].addr =
 390                                         (lower_32_bits((ulong)(priv->rxbuffers)
 391                                                         + (i * PKTSIZE_ALIGN)));
 392 #if defined(CONFIG_PHYS_64BIT)
 393                         priv->rx_bd[i].addr_hi =
 394                                         (upper_32_bits((ulong)(priv->rxbuffers)
 395                                                         + (i * PKTSIZE_ALIGN)));
 396 #endif
 397         }
 398                 /* WRAP bit to last BD */
 399                 priv->rx_bd[--i].addr |= ZYNQ_GEM_RXBUF_WRAP_MASK;
 400                 /* Write RxBDs to IP */
 401                 writel(lower_32_bits((ulong)priv->rx_bd), &regs->rxqbase);
 402 #if defined(CONFIG_PHYS_64BIT)
 403                 writel(upper_32_bits((ulong)priv->rx_bd), &regs->upper_rxqbase);
 404 #endif
 405
 406                 /* Setup for DMA Configuration register */
 407                 writel(ZYNQ_GEM_DMACR_INIT, &regs->dmacr);
 408
 409                 /* Setup for Network Control register, MDIO, Rx and Tx enable */
 410                 setbits_le32(&regs_mdio->nwctrl, ZYNQ_GEM_NWCTRL_MDEN_MASK);
 411
 412                 /* Disable the second priority queue */
 413                 dummy_tx_bd->addr = 0;
 414 #if defined(CONFIG_PHYS_64BIT)
 415                 dummy_tx_bd->addr_hi = 0;
 416 #endif
 417                 dummy_tx_bd->status = ZYNQ_GEM_TXBUF_WRAP_MASK |
 418                                 ZYNQ_GEM_TXBUF_LAST_MASK|
 419                                 ZYNQ_GEM_TXBUF_USED_MASK;
 420
 421                 dummy_rx_bd->addr = ZYNQ_GEM_RXBUF_WRAP_MASK |
 422                                 ZYNQ_GEM_RXBUF_NEW_MASK;
 423 #if defined(CONFIG_PHYS_64BIT)
 424                 dummy_rx_bd->addr_hi = 0;
 425 #endif
 426                 dummy_rx_bd->status = 0;
 427
 428                 writel((ulong)dummy_tx_bd, &regs->transmit_q1_ptr);
 429                 writel((ulong)dummy_rx_bd, &regs->receive_q1_ptr);
 430
 431                 priv->init++;
 432         }
 433
 434         ret = phy_startup(priv->phydev);
 435         if (ret)
 436                 return ret;
 437
 438         if (!priv->phydev->link) {
 439                 printf("%s: No link.\n", priv->phydev->dev->name);
 440                 return -1;
 441         }
 442
 443         nwconfig = ZYNQ_GEM_NWCFG_INIT;
 444
 445         /*
 446          * Set SGMII enable PCS selection only if internal PCS/PMA
 447          * core is used and interface is SGMII.
 448          */
 449         if (priv->interface == PHY_INTERFACE_MODE_SGMII &&
 450             priv->int_pcs) {
 451                 nwconfig |= ZYNQ_GEM_NWCFG_SGMII_ENBL |
 452                             ZYNQ_GEM_NWCFG_PCS_SEL;
 453 #ifdef CONFIG_ARM64
 454                 writel(readl(&regs->pcscntrl) | ZYNQ_GEM_PCS_CTL_ANEG_ENBL,
 455                        &regs->pcscntrl);
 456 #endif
 457         }
 458
 459         switch (priv->phydev->speed) {
 460         case SPEED_1000:
 461                 writel(nwconfig | ZYNQ_GEM_NWCFG_SPEED1000,
 462                        &regs->nwcfg);
 463                 clk_rate = ZYNQ_GEM_FREQUENCY_1000;
 464                 break;
 465         case SPEED_100:
 466                 writel(nwconfig | ZYNQ_GEM_NWCFG_SPEED100,
 467                        &regs->nwcfg);
 468                 clk_rate = ZYNQ_GEM_FREQUENCY_100;
 469                 break;
 470         case SPEED_10:
 471                 clk_rate = ZYNQ_GEM_FREQUENCY_10;
 472                 break;
 473         }
 474
 475         ret = clk_set_rate(&priv->clk, clk_rate);
 476         if (IS_ERR_VALUE(ret) && ret != (unsigned long)-ENOSYS) {
 477                 dev_err(dev, "failed to set tx clock rate\n");
 478                 return ret;
 479         }
 480
 481         ret = clk_enable(&priv->clk);
 482         if (ret && ret != -ENOSYS) {
 483                 dev_err(dev, "failed to enable tx clock\n");
 484                 return ret;
 485         }
 486
 487         setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_RXEN_MASK |
 488                                         ZYNQ_GEM_NWCTRL_TXEN_MASK);
 489
 490         return 0;
 491 }
 492
 493 static int zynq_gem_send(struct udevice *dev, void *ptr, int len)
 494 {
 495         dma_addr_t addr;
 496         u32 size;
 497         struct zynq_gem_priv *priv = dev_get_priv(dev);
 498         struct zynq_gem_regs *regs = priv->iobase;
 499         struct emac_bd *current_bd = &priv->tx_bd[1];
 500
 501         /* Setup Tx BD */
 502         memset(priv->tx_bd, 0, sizeof(struct emac_bd));
 503
 504         priv->tx_bd->addr = lower_32_bits((ulong)ptr);
 505 #if defined(CONFIG_PHYS_64BIT)
 506         priv->tx_bd->addr_hi = upper_32_bits((ulong)ptr);
 507 #endif
 508         priv->tx_bd->status = (len & ZYNQ_GEM_TXBUF_FRMLEN_MASK) |
 509                                ZYNQ_GEM_TXBUF_LAST_MASK;
 510         /* Dummy descriptor to mark it as the last in descriptor chain */
 511         current_bd->addr = 0x0;
 512 #if defined(CONFIG_PHYS_64BIT)
 513         current_bd->addr_hi = 0x0;
 514 #endif
 515         current_bd->status = ZYNQ_GEM_TXBUF_WRAP_MASK |
 516                              ZYNQ_GEM_TXBUF_LAST_MASK|
 517                              ZYNQ_GEM_TXBUF_USED_MASK;
 518
 519         /* setup BD */
 520         writel(lower_32_bits((ulong)priv->tx_bd), &regs->txqbase);
 521 #if defined(CONFIG_PHYS_64BIT)
 522         writel(upper_32_bits((ulong)priv->tx_bd), &regs->upper_txqbase);
 523 #endif
 524
 525         addr = (ulong) ptr;
 526         addr &= ~(ARCH_DMA_MINALIGN - 1);
 527         size = roundup(len, ARCH_DMA_MINALIGN);
 528         flush_dcache_range(addr, addr + size);
 529         barrier();
 530
 531         /* Start transmit */
 532         setbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_STARTTX_MASK);
 533
 534         /* Read TX BD status */
 535         if (priv->tx_bd->status & ZYNQ_GEM_TXBUF_EXHAUSTED)
 536                 printf("TX buffers exhausted in mid frame\n");
 537
 538         return wait_for_bit_le32(&regs->txsr, ZYNQ_GEM_TSR_DONE,
 539                                  true, 20000, true);
 540 }
 541
 542 /* Do not check frame_recd flag in rx_status register 0x20 - just poll BD */
 543 static int zynq_gem_recv(struct udevice *dev, int flags, uchar **packetp)
 544 {
 545         int frame_len;
 546         dma_addr_t addr;
 547         struct zynq_gem_priv *priv = dev_get_priv(dev);
 548         struct emac_bd *current_bd = &priv->rx_bd[priv->rxbd_current];
 549
 550         if (!(current_bd->addr & ZYNQ_GEM_RXBUF_NEW_MASK))
 551                 return -1;
 552
 553         if (!(current_bd->status &
 554                         (ZYNQ_GEM_RXBUF_SOF_MASK | ZYNQ_GEM_RXBUF_EOF_MASK))) {
 555                 printf("GEM: SOF or EOF not set for last buffer received!\n");
 556                 return -1;
 557         }
 558
 559         frame_len = current_bd->status & ZYNQ_GEM_RXBUF_LEN_MASK;
 560         if (!frame_len) {
 561                 printf("%s: Zero size packet?\n", __func__);
 562                 return -1;
 563         }
 564
 565 #if defined(CONFIG_PHYS_64BIT)
 566         addr = (dma_addr_t)((current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK)
 567                       | ((dma_addr_t)current_bd->addr_hi << 32));
 568 #else
 569         addr = current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK;
 570 #endif
 571         addr &= ~(ARCH_DMA_MINALIGN - 1);
 572
 573         *packetp = (uchar *)(uintptr_t)addr;
 574
 575         invalidate_dcache_range(addr, addr + roundup(PKTSIZE_ALIGN, ARCH_DMA_MINALIGN));
 576         barrier();
 577
 578         return frame_len;
 579 }
 580
 581 static int zynq_gem_free_pkt(struct udevice *dev, uchar *packet, int length)
 582 {
 583         struct zynq_gem_priv *priv = dev_get_priv(dev);
 584         struct emac_bd *current_bd = &priv->rx_bd[priv->rxbd_current];
 585         struct emac_bd *first_bd;
 586         dma_addr_t addr;
 587
 588         if (current_bd->status & ZYNQ_GEM_RXBUF_SOF_MASK) {
 589                 priv->rx_first_buf = priv->rxbd_current;
 590         } else {
 591                 current_bd->addr &= ~ZYNQ_GEM_RXBUF_NEW_MASK;
 592                 current_bd->status = 0xF0000000; /* FIXME */
 593         }
 594
 595         if (current_bd->status & ZYNQ_GEM_RXBUF_EOF_MASK) {
 596                 first_bd = &priv->rx_bd[priv->rx_first_buf];
 597                 first_bd->addr &= ~ZYNQ_GEM_RXBUF_NEW_MASK;
 598                 first_bd->status = 0xF0000000;
 599         }
 600
 601         /* Flush the cache for the packet as well */
 602 #if defined(CONFIG_PHYS_64BIT)
 603         addr = (dma_addr_t)((current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK)
 604                 | ((dma_addr_t)current_bd->addr_hi << 32));
 605 #else
 606         addr = current_bd->addr & ZYNQ_GEM_RXBUF_ADD_MASK;
 607 #endif
 608         flush_dcache_range(addr, addr + roundup(PKTSIZE_ALIGN,
 609                                                 ARCH_DMA_MINALIGN));
 610         barrier();
 611
 612         if ((++priv->rxbd_current) >= RX_BUF)
 613                 priv->rxbd_current = 0;
 614
 615         return 0;
 616 }
 617
 618 static void zynq_gem_halt(struct udevice *dev)
 619 {
 620         struct zynq_gem_priv *priv = dev_get_priv(dev);
 621         struct zynq_gem_regs *regs = priv->iobase;
 622
 623         clrsetbits_le32(&regs->nwctrl, ZYNQ_GEM_NWCTRL_RXEN_MASK |
 624                                                 ZYNQ_GEM_NWCTRL_TXEN_MASK, 0);
 625 }
 626
 627 __weak int zynq_board_read_rom_ethaddr(unsigned char *ethaddr)
 628 {
 629         return -ENOSYS;
 630 }
 631
 632 static int zynq_gem_read_rom_mac(struct udevice *dev)
 633 {
 634         struct eth_pdata *pdata = dev_get_platdata(dev);
 635
 636         if (!pdata)
 637                 return -ENOSYS;
 638
 639         return zynq_board_read_rom_ethaddr(pdata->enetaddr);
 640 }
 641
 642 static int zynq_gem_miiphy_read(struct mii_dev *bus, int addr,
 643                                 int devad, int reg)
 644 {
 645         struct zynq_gem_priv *priv = bus->priv;
 646         int ret;
 647         u16 val = 0;
 648
 649         ret = phyread(priv, addr, reg, &val);
 650         debug("%s 0x%x, 0x%x, 0x%x, 0x%x\n", __func__, addr, reg, val, ret);
 651         return val;
 652 }
 653
 654 static int zynq_gem_miiphy_write(struct mii_dev *bus, int addr, int devad,
 655                                  int reg, u16 value)
 656 {
 657         struct zynq_gem_priv *priv = bus->priv;
 658
 659         debug("%s 0x%x, 0x%x, 0x%x\n", __func__, addr, reg, value);
 660         return phywrite(priv, addr, reg, value);
 661 }
 662
 663 static int zynq_gem_probe(struct udevice *dev)
 664 {
 665         void *bd_space;
 666         struct zynq_gem_priv *priv = dev_get_priv(dev);
 667         int ret;
 668
 669         /* Align rxbuffers to ARCH_DMA_MINALIGN */
 670         priv->rxbuffers = memalign(ARCH_DMA_MINALIGN, RX_BUF * PKTSIZE_ALIGN);
 671         if (!priv->rxbuffers)
 672                 return -ENOMEM;
 673
 674         memset(priv->rxbuffers, 0, RX_BUF * PKTSIZE_ALIGN);
 675         ulong addr = (ulong)priv->rxbuffers;
 676         flush_dcache_range(addr, addr + roundup(RX_BUF * PKTSIZE_ALIGN, ARCH_DMA_MINALIGN));
 677         barrier();
 678
 679         /* Align bd_space to MMU_SECTION_SHIFT */
 680         bd_space = memalign(1 << MMU_SECTION_SHIFT, BD_SPACE);
 681         if (!bd_space) {
 682                 ret = -ENOMEM;
 683                 goto err1;
 684         }
 685
 686         mmu_set_region_dcache_behaviour((phys_addr_t)bd_space,
 687                                         BD_SPACE, DCACHE_OFF);
 688
 689         /* Initialize the bd spaces for tx and rx bd's */
 690         priv->tx_bd = (struct emac_bd *)bd_space;
 691         priv->rx_bd = (struct emac_bd *)((ulong)bd_space + BD_SEPRN_SPACE);
 692
 693         ret = clk_get_by_name(dev, "tx_clk", &priv->clk);
 694         if (ret < 0) {
 695                 dev_err(dev, "failed to get clock\n");
 696                 goto err1;
 697         }
 698
 699         priv->bus = mdio_alloc();
 700         priv->bus->read = zynq_gem_miiphy_read;
 701         priv->bus->write = zynq_gem_miiphy_write;
 702         priv->bus->priv = priv;
 703
 704         ret = mdio_register_seq(priv->bus, dev->seq);
 705         if (ret)
 706                 goto err2;
 707
 708         ret = zynq_phy_init(dev);
 709         if (ret)
 710                 goto err2;
 711
 712         return ret;
 713
 714 err2:
 715         free(priv->rxbuffers);
 716 err1:
 717         free(priv->tx_bd);
 718         return ret;
 719 }
 720
 721 static int zynq_gem_remove(struct udevice *dev)
 722 {
 723         struct zynq_gem_priv *priv = dev_get_priv(dev);
 724
 725         free(priv->phydev);
 726         mdio_unregister(priv->bus);
 727         mdio_free(priv->bus);
 728
 729         return 0;
 730 }
 731
 732 static const struct eth_ops zynq_gem_ops = {
 733         .start                  = zynq_gem_init,
 734         .send                   = zynq_gem_send,
 735         .recv                   = zynq_gem_recv,
 736         .free_pkt               = zynq_gem_free_pkt,
 737         .stop                   = zynq_gem_halt,
 738         .write_hwaddr           = zynq_gem_setup_mac,
 739         .read_rom_hwaddr        = zynq_gem_read_rom_mac,
 740 };
 741
 742 static int zynq_gem_ofdata_to_platdata(struct udevice *dev)
 743 {
 744         struct eth_pdata *pdata = dev_get_platdata(dev);
 745         struct zynq_gem_priv *priv = dev_get_priv(dev);
 746         struct ofnode_phandle_args phandle_args;
 747         const char *phy_mode;
 748
 749         pdata->iobase = (phys_addr_t)dev_read_addr(dev);
 750         priv->iobase = (struct zynq_gem_regs *)pdata->iobase;
 751         priv->mdiobase = priv->iobase;
 752         /* Hardcode for now */
 753         priv->phyaddr = -1;
 754
 755         if (!dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
 756                                         &phandle_args)) {
 757                 debug("phy-handle does exist %s\n", dev->name);
 758                 priv->phyaddr = ofnode_read_u32_default(phandle_args.node,
 759                                                         "reg", -1);
 760                 priv->phy_of_node = phandle_args.node;
 761                 priv->max_speed = ofnode_read_u32_default(phandle_args.node,
 762                                                           "max-speed",
 763                                                           SPEED_1000);
 764         }
 765
 766         phy_mode = dev_read_prop(dev, "phy-mode", NULL);
 767         if (phy_mode)
 768                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
 769         if (pdata->phy_interface == -1) {
 770                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
 771                 return -EINVAL;
 772         }
 773         priv->interface = pdata->phy_interface;
 774
 775         priv->int_pcs = dev_read_bool(dev, "is-internal-pcspma");
 776
 777         printf("\nZYNQ GEM: %lx, mdio bus %lx, phyaddr %d, interface %s\n",
 778                (ulong)priv->iobase, (ulong)priv->mdiobase, priv->phyaddr,
 779                phy_string_for_interface(priv->interface));
 780
 781         return 0;
 782 }
 783
 784 static const struct udevice_id zynq_gem_ids[] = {
 785         { .compatible = "cdns,versal-gem" },
 786         { .compatible = "cdns,zynqmp-gem" },
 787         { .compatible = "cdns,zynq-gem" },
 788         { .compatible = "cdns,gem" },
 789         { }
 790 };
 791
 792 U_BOOT_DRIVER(zynq_gem) = {
 793         .name   = "zynq_gem",
 794         .id     = UCLASS_ETH,
 795         .of_match = zynq_gem_ids,
 796         .ofdata_to_platdata = zynq_gem_ofdata_to_platdata,
 797         .probe  = zynq_gem_probe,
 798         .remove = zynq_gem_remove,
 799         .ops    = &zynq_gem_ops,
 800         .priv_auto_alloc_size = sizeof(struct zynq_gem_priv),
 801         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
 802 };