drivers/net/wireless/mediatek/mt76/mt7615/regs.h

   1 /* SPDX-License-Identifier: ISC */
   2 /* Copyright (C) 2019 MediaTek Inc. */
   3
   4 #ifndef __MT7615_REGS_H
   5 #define __MT7615_REGS_H
   6
   7 #define MT_HW_REV                       0x1000
   8 #define MT_HW_CHIPID                    0x1008
   9 #define MT_TOP_MISC2                    0x1134
  10 #define MT_TOP_MISC2_FW_STATE           GENMASK(2, 0)
  11
  12 #define MT_MCU_BASE                     0x2000
  13 #define MT_MCU(ofs)                     (MT_MCU_BASE + (ofs))
  14
  15 #define MT_MCU_PCIE_REMAP_1             MT_MCU(0x500)
  16 #define MT_MCU_PCIE_REMAP_1_OFFSET      GENMASK(17, 0)
  17 #define MT_MCU_PCIE_REMAP_1_BASE        GENMASK(31, 18)
  18 #define MT_PCIE_REMAP_BASE_1            0x40000
  19
  20 #define MT_MCU_PCIE_REMAP_2             MT_MCU(0x504)
  21 #define MT_MCU_PCIE_REMAP_2_OFFSET      GENMASK(18, 0)
  22 #define MT_MCU_PCIE_REMAP_2_BASE        GENMASK(31, 19)
  23 #define MT_PCIE_REMAP_BASE_2            0x80000
  24
  25 #define MT_HIF_BASE                     0x4000
  26 #define MT_HIF(ofs)                     (MT_HIF_BASE + (ofs))
  27
  28 #define MT_CFG_LPCR_HOST                MT_HIF(0x1f0)
  29 #define MT_CFG_LPCR_HOST_FW_OWN         BIT(0)
  30 #define MT_CFG_LPCR_HOST_DRV_OWN        BIT(1)
  31
  32 #define MT_INT_SOURCE_CSR               MT_HIF(0x200)
  33 #define MT_INT_MASK_CSR                 MT_HIF(0x204)
  34 #define MT_DELAY_INT_CFG                MT_HIF(0x210)
  35
  36 #define MT_INT_RX_DONE(_n)              BIT(_n)
  37 #define MT_INT_RX_DONE_ALL              GENMASK(1, 0)
  38 #define MT_INT_TX_DONE_ALL              GENMASK(7, 4)
  39 #define MT_INT_TX_DONE(_n)              BIT((_n) + 4)
  40
  41 #define MT_WPDMA_GLO_CFG                MT_HIF(0x208)
  42 #define MT_WPDMA_GLO_CFG_TX_DMA_EN      BIT(0)
  43 #define MT_WPDMA_GLO_CFG_TX_DMA_BUSY    BIT(1)
  44 #define MT_WPDMA_GLO_CFG_RX_DMA_EN      BIT(2)
  45 #define MT_WPDMA_GLO_CFG_RX_DMA_BUSY    BIT(3)
  46 #define MT_WPDMA_GLO_CFG_DMA_BURST_SIZE GENMASK(5, 4)
  47 #define MT_WPDMA_GLO_CFG_TX_WRITEBACK_DONE      BIT(6)
  48 #define MT_WPDMA_GLO_CFG_BIG_ENDIAN     BIT(7)
  49 #define MT_WPDMA_GLO_CFG_TX_BT_SIZE_BIT0        BIT(9)
  50 #define MT_WPDMA_GLO_CFG_MULTI_DMA_EN   GENMASK(11, 10)
  51 #define MT_WPDMA_GLO_CFG_FIFO_LITTLE_ENDIAN     BIT(12)
  52 #define MT_WPDMA_GLO_CFG_TX_BT_SIZE_BIT21       GENMASK(23, 22)
  53 #define MT_WPDMA_GLO_CFG_SW_RESET       BIT(24)
  54 #define MT_WPDMA_GLO_CFG_FIRST_TOKEN_ONLY       BIT(26)
  55 #define MT_WPDMA_GLO_CFG_OMIT_TX_INFO   BIT(28)
  56
  57 #define MT_WPDMA_RST_IDX                MT_HIF(0x20c)
  58
  59 #define MT_TX_RING_BASE                 MT_HIF(0x300)
  60 #define MT_RX_RING_BASE                 MT_HIF(0x400)
  61
  62 #define MT_WPDMA_GLO_CFG1               MT_HIF(0x500)
  63 #define MT_WPDMA_TX_PRE_CFG             MT_HIF(0x510)
  64 #define MT_WPDMA_RX_PRE_CFG             MT_HIF(0x520)
  65 #define MT_WPDMA_ABT_CFG                MT_HIF(0x530)
  66 #define MT_WPDMA_ABT_CFG1               MT_HIF(0x534)
  67
  68 #define MT_WF_PHY_BASE                  0x10000
  69 #define MT_WF_PHY(ofs)                  (MT_WF_PHY_BASE + (ofs))
  70
  71 #define MT_WF_PHY_WF2_RFCTRL0           MT_WF_PHY(0x1900)
  72 #define MT_WF_PHY_WF2_RFCTRL0_LPBCN_EN  BIT(9)
  73
  74 #define MT_WF_CFG_BASE                  0x20200
  75 #define MT_WF_CFG(ofs)                  (MT_WF_CFG_BASE + (ofs))
  76
  77 #define MT_CFG_CCR                      MT_WF_CFG(0x000)
  78 #define MT_CFG_CCR_MAC_D1_1X_GC_EN      BIT(24)
  79 #define MT_CFG_CCR_MAC_D0_1X_GC_EN      BIT(25)
  80 #define MT_CFG_CCR_MAC_D1_2X_GC_EN      BIT(30)
  81 #define MT_CFG_CCR_MAC_D0_2X_GC_EN      BIT(31)
  82
  83 #define MT_WF_AGG_BASE                  0x20a00
  84 #define MT_WF_AGG(ofs)                  (MT_WF_AGG_BASE + (ofs))
  85
  86 #define MT_AGG_ARCR                     MT_WF_AGG(0x010)
  87 #define MT_AGG_ARCR_INIT_RATE1          BIT(0)
  88 #define MT_AGG_ARCR_RTS_RATE_THR        GENMASK(12, 8)
  89 #define MT_AGG_ARCR_RATE_DOWN_RATIO     GENMASK(17, 16)
  90 #define MT_AGG_ARCR_RATE_DOWN_RATIO_EN  BIT(19)
  91 #define MT_AGG_ARCR_RATE_UP_EXTRA_TH    GENMASK(22, 20)
  92
  93 #define MT_AGG_ARUCR                    MT_WF_AGG(0x018)
  94 #define MT_AGG_ARDCR                    MT_WF_AGG(0x01c)
  95 #define MT_AGG_ARxCR_LIMIT_SHIFT(_n)    (4 * (_n))
  96 #define MT_AGG_ARxCR_LIMIT(_n)          GENMASK(2 + \
  97                                         MT_AGG_ARxCR_LIMIT_SHIFT(_n), \
  98                                         MT_AGG_ARxCR_LIMIT_SHIFT(_n))
  99
 100 #define MT_AGG_SCR                      MT_WF_AGG(0x0fc)
 101 #define MT_AGG_SCR_NLNAV_MID_PTEC_DIS   BIT(3)
 102
 103 #define MT_WF_TMAC_BASE                 0x21000
 104 #define MT_WF_TMAC(ofs)                 (MT_WF_TMAC_BASE + (ofs))
 105
 106 #define MT_TMAC_CTCR0                   MT_WF_TMAC(0x0f4)
 107 #define MT_TMAC_CTCR0_INS_DDLMT_REFTIME GENMASK(5, 0)
 108 #define MT_TMAC_CTCR0_INS_DDLMT_DENSITY GENMASK(15, 12)
 109 #define MT_TMAC_CTCR0_INS_DDLMT_EN      BIT(17)
 110 #define MT_TMAC_CTCR0_INS_DDLMT_VHT_SMPDU_EN    BIT(18)
 111
 112 #define MT_WF_RMAC_BASE                 0x21200
 113 #define MT_WF_RMAC(ofs)                 (MT_WF_RMAC_BASE + (ofs))
 114
 115 #define MT_WF_RFCR                      MT_WF_RMAC(0x000)
 116 #define MT_WF_RFCR_DROP_STBC_MULTI      BIT(0)
 117 #define MT_WF_RFCR_DROP_FCSFAIL         BIT(1)
 118 #define MT_WF_RFCR_DROP_VERSION         BIT(3)
 119 #define MT_WF_RFCR_DROP_PROBEREQ        BIT(4)
 120 #define MT_WF_RFCR_DROP_MCAST           BIT(5)
 121 #define MT_WF_RFCR_DROP_BCAST           BIT(6)
 122 #define MT_WF_RFCR_DROP_MCAST_FILTERED  BIT(7)
 123 #define MT_WF_RFCR_DROP_A3_MAC          BIT(8)
 124 #define MT_WF_RFCR_DROP_A3_BSSID        BIT(9)
 125 #define MT_WF_RFCR_DROP_A2_BSSID        BIT(10)
 126 #define MT_WF_RFCR_DROP_OTHER_BEACON    BIT(11)
 127 #define MT_WF_RFCR_DROP_FRAME_REPORT    BIT(12)
 128 #define MT_WF_RFCR_DROP_CTL_RSV         BIT(13)
 129 #define MT_WF_RFCR_DROP_CTS             BIT(14)
 130 #define MT_WF_RFCR_DROP_RTS             BIT(15)
 131 #define MT_WF_RFCR_DROP_DUPLICATE       BIT(16)
 132 #define MT_WF_RFCR_DROP_OTHER_BSS       BIT(17)
 133 #define MT_WF_RFCR_DROP_OTHER_UC        BIT(18)
 134 #define MT_WF_RFCR_DROP_OTHER_TIM       BIT(19)
 135 #define MT_WF_RFCR_DROP_NDPA            BIT(20)
 136 #define MT_WF_RFCR_DROP_UNWANTED_CTL    BIT(21)
 137
 138 #define MT_WF_DMA_BASE                  0x21800
 139 #define MT_WF_DMA(ofs)                  (MT_WF_DMA_BASE + (ofs))
 140
 141 #define MT_DMA_DCR0                     MT_WF_DMA(0x000)
 142 #define MT_DMA_DCR0_MAX_RX_LEN          GENMASK(15, 2)
 143 #define MT_DMA_DCR0_RX_VEC_DROP         BIT(17)
 144
 145 #define MT_WTBL_BASE                    0x30000
 146 #define MT_WTBL_ENTRY_SIZE              256
 147
 148 #define MT_WTBL_OFF_BASE                0x23400
 149 #define MT_WTBL_OFF(n)                  (MT_WTBL_OFF_BASE + (n))
 150
 151 #define MT_WTBL_UPDATE                  MT_WTBL_OFF(0x030)
 152 #define MT_WTBL_UPDATE_WLAN_IDX         GENMASK(7, 0)
 153 #define MT_WTBL_UPDATE_RATE_UPDATE      BIT(13)
 154 #define MT_WTBL_UPDATE_TX_COUNT_CLEAR   BIT(14)
 155 #define MT_WTBL_UPDATE_BUSY             BIT(31)
 156
 157 #define MT_WTBL_ON_BASE                 0x23000
 158 #define MT_WTBL_ON(_n)                  (MT_WTBL_ON_BASE + (_n))
 159
 160 #define MT_WTBL_RIUCR0                  MT_WTBL_ON(0x020)
 161
 162 #define MT_WTBL_RIUCR1                  MT_WTBL_ON(0x024)
 163 #define MT_WTBL_RIUCR1_RATE0            GENMASK(11, 0)
 164 #define MT_WTBL_RIUCR1_RATE1            GENMASK(23, 12)
 165 #define MT_WTBL_RIUCR1_RATE2_LO         GENMASK(31, 24)
 166
 167 #define MT_WTBL_RIUCR2                  MT_WTBL_ON(0x028)
 168 #define MT_WTBL_RIUCR2_RATE2_HI         GENMASK(3, 0)
 169 #define MT_WTBL_RIUCR2_RATE3            GENMASK(15, 4)
 170 #define MT_WTBL_RIUCR2_RATE4            GENMASK(27, 16)
 171 #define MT_WTBL_RIUCR2_RATE5_LO         GENMASK(31, 28)
 172
 173 #define MT_WTBL_RIUCR3                  MT_WTBL_ON(0x02c)
 174 #define MT_WTBL_RIUCR3_RATE5_HI         GENMASK(7, 0)
 175 #define MT_WTBL_RIUCR3_RATE6            GENMASK(19, 8)
 176 #define MT_WTBL_RIUCR3_RATE7            GENMASK(31, 20)
 177
 178 #define MT_WTBL_W5_CHANGE_BW_RATE       GENMASK(7, 5)
 179 #define MT_WTBL_W5_SHORT_GI_20          BIT(8)
 180 #define MT_WTBL_W5_SHORT_GI_40          BIT(9)
 181 #define MT_WTBL_W5_SHORT_GI_80          BIT(10)
 182 #define MT_WTBL_W5_SHORT_GI_160         BIT(11)
 183 #define MT_WTBL_W5_BW_CAP               GENMASK(13, 12)
 184 #define MT_WTBL_W27_CC_BW_SEL           GENMASK(6, 5)
 185
 186 #define MT_EFUSE_BASE                   0x81070000
 187 #define MT_EFUSE_BASE_CTRL              0x000
 188 #define MT_EFUSE_BASE_CTRL_EMPTY        BIT(30)
 189
 190 #define MT_EFUSE_CTRL                   0x008
 191 #define MT_EFUSE_CTRL_AOUT              GENMASK(5, 0)
 192 #define MT_EFUSE_CTRL_MODE              GENMASK(7, 6)
 193 #define MT_EFUSE_CTRL_LDO_OFF_TIME      GENMASK(13, 8)
 194 #define MT_EFUSE_CTRL_LDO_ON_TIME       GENMASK(15, 14)
 195 #define MT_EFUSE_CTRL_AIN               GENMASK(25, 16)
 196 #define MT_EFUSE_CTRL_VALID             BIT(29)
 197 #define MT_EFUSE_CTRL_KICK              BIT(30)
 198 #define MT_EFUSE_CTRL_SEL               BIT(31)
 199
 200 #define MT_EFUSE_WDATA(_i)              (0x010 + ((_i) * 4))
 201 #define MT_EFUSE_RDATA(_i)              (0x030 + ((_i) * 4))
 202
 203 #endif