drivers/net/mtk_eth.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Copyright (C) 2018 MediaTek Inc.
   4  *
   5  * Author: Weijie Gao <weijie.gao@mediatek.com>
   6  * Author: Mark Lee <mark-mc.lee@mediatek.com>
   7  */
   8
   9 #ifndef _MTK_ETH_H_
  10 #define _MTK_ETH_H_
  11
  12 /* Frame Engine Register Bases */
  13 #include <linux/bitops.h>
  14 #define PDMA_BASE                       0x0800
  15 #define GDMA1_BASE                      0x0500
  16 #define GDMA2_BASE                      0x1500
  17 #define GMAC_BASE                       0x10000
  18
  19 /* Ethernet subsystem registers */
  20
  21 #define ETHSYS_SYSCFG0_REG              0x14
  22 #define SYSCFG0_GE_MODE_S(n)            (12 + ((n) * 2))
  23 #define SYSCFG0_GE_MODE_M               0x3
  24 #define SYSCFG0_SGMII_SEL_M             (0x3 << 8)
  25 #define SYSCFG0_SGMII_SEL(gmac)         ((!(gmac)) ? BIT(9) : BIT(8))
  26
  27 #define ETHSYS_CLKCFG0_REG              0x2c
  28 #define ETHSYS_TRGMII_CLK_SEL362_5      BIT(11)
  29
  30 /* SYSCFG0_GE_MODE: GE Modes */
  31 #define GE_MODE_RGMII                   0
  32 #define GE_MODE_MII                     1
  33 #define GE_MODE_MII_PHY                 2
  34 #define GE_MODE_RMII                    3
  35
  36 /* SGMII subsystem config registers */
  37 #define SGMSYS_PCS_CONTROL_1            0x0
  38 #define SGMII_LINK_STATUS               BIT(18)
  39 #define SGMII_AN_ENABLE                 BIT(12)
  40 #define SGMII_AN_RESTART                BIT(9)
  41
  42 #define SGMSYS_SGMII_MODE               0x20
  43 #define SGMII_FORCE_MODE                0x31120019
  44
  45 #define SGMSYS_QPHY_PWR_STATE_CTRL      0xe8
  46 #define SGMII_PHYA_PWD                  BIT(4)
  47
  48 #define SGMSYS_GEN2_SPEED               0x2028
  49 #define SGMSYS_SPEED_2500               BIT(2)
  50
  51 /* Frame Engine Registers */
  52
  53 /* PDMA */
  54 #define TX_BASE_PTR_REG(n)              (0x000 + (n) * 0x10)
  55 #define TX_MAX_CNT_REG(n)               (0x004 + (n) * 0x10)
  56 #define TX_CTX_IDX_REG(n)               (0x008 + (n) * 0x10)
  57 #define TX_DTX_IDX_REG(n)               (0x00c + (n) * 0x10)
  58
  59 #define RX_BASE_PTR_REG(n)              (0x100 + (n) * 0x10)
  60 #define RX_MAX_CNT_REG(n)               (0x104 + (n) * 0x10)
  61 #define RX_CRX_IDX_REG(n)               (0x108 + (n) * 0x10)
  62 #define RX_DRX_IDX_REG(n)               (0x10c + (n) * 0x10)
  63
  64 #define PDMA_GLO_CFG_REG                0x204
  65 #define TX_WB_DDONE                     BIT(6)
  66 #define RX_DMA_BUSY                     BIT(3)
  67 #define RX_DMA_EN                       BIT(2)
  68 #define TX_DMA_BUSY                     BIT(1)
  69 #define TX_DMA_EN                       BIT(0)
  70
  71 #define PDMA_RST_IDX_REG                0x208
  72 #define RST_DRX_IDX0                    BIT(16)
  73 #define RST_DTX_IDX0                    BIT(0)
  74
  75 /* GDMA */
  76 #define GDMA_IG_CTRL_REG                0x000
  77 #define GDM_ICS_EN                      BIT(22)
  78 #define GDM_TCS_EN                      BIT(21)
  79 #define GDM_UCS_EN                      BIT(20)
  80 #define STRP_CRC                        BIT(16)
  81 #define MYMAC_DP_S                      12
  82 #define MYMAC_DP_M                      0xf000
  83 #define BC_DP_S                         8
  84 #define BC_DP_M                         0xf00
  85 #define MC_DP_S                         4
  86 #define MC_DP_M                         0xf0
  87 #define UN_DP_S                         0
  88 #define UN_DP_M                         0x0f
  89
  90 #define GDMA_MAC_LSB_REG                0x008
  91
  92 #define GDMA_MAC_MSB_REG                0x00c
  93
  94 /* MYMAC_DP/BC_DP/MC_DP/UN_DP: Destination ports */
  95 #define DP_PDMA                         0
  96 #define DP_GDMA1                        1
  97 #define DP_GDMA2                        2
  98 #define DP_PPE                          4
  99 #define DP_QDMA                         5
 100 #define DP_DISCARD                      7
 101
 102 /* GMAC Registers */
 103
 104 #define GMAC_PIAC_REG                   0x0004
 105 #define PHY_ACS_ST                      BIT(31)
 106 #define MDIO_REG_ADDR_S                 25
 107 #define MDIO_REG_ADDR_M                 0x3e000000
 108 #define MDIO_PHY_ADDR_S                 20
 109 #define MDIO_PHY_ADDR_M                 0x1f00000
 110 #define MDIO_CMD_S                      18
 111 #define MDIO_CMD_M                      0xc0000
 112 #define MDIO_ST_S                       16
 113 #define MDIO_ST_M                       0x30000
 114 #define MDIO_RW_DATA_S                  0
 115 #define MDIO_RW_DATA_M                  0xffff
 116
 117 /* MDIO_CMD: MDIO commands */
 118 #define MDIO_CMD_ADDR                   0
 119 #define MDIO_CMD_WRITE                  1
 120 #define MDIO_CMD_READ                   2
 121 #define MDIO_CMD_READ_C45               3
 122
 123 /* MDIO_ST: MDIO start field */
 124 #define MDIO_ST_C45                     0
 125 #define MDIO_ST_C22                     1
 126
 127 #define GMAC_PORT_MCR(p)                (0x0100 + (p) * 0x100)
 128 #define MAC_RX_PKT_LEN_S                24
 129 #define MAC_RX_PKT_LEN_M                0x3000000
 130 #define IPG_CFG_S                       18
 131 #define IPG_CFG_M                       0xc0000
 132 #define MAC_MODE                        BIT(16)
 133 #define FORCE_MODE                      BIT(15)
 134 #define MAC_TX_EN                       BIT(14)
 135 #define MAC_RX_EN                       BIT(13)
 136 #define BKOFF_EN                        BIT(9)
 137 #define BACKPR_EN                       BIT(8)
 138 #define FORCE_RX_FC                     BIT(5)
 139 #define FORCE_TX_FC                     BIT(4)
 140 #define FORCE_SPD_S                     2
 141 #define FORCE_SPD_M                     0x0c
 142 #define FORCE_DPX                       BIT(1)
 143 #define FORCE_LINK                      BIT(0)
 144
 145 /* Values of IPG_CFG */
 146 #define IPG_96BIT                       0
 147 #define IPG_96BIT_WITH_SHORT_IPG        1
 148 #define IPG_64BIT                       2
 149
 150 /* MAC_RX_PKT_LEN: Max RX packet length */
 151 #define MAC_RX_PKT_LEN_1518             0
 152 #define MAC_RX_PKT_LEN_1536             1
 153 #define MAC_RX_PKT_LEN_1552             2
 154 #define MAC_RX_PKT_LEN_JUMBO            3
 155
 156 /* FORCE_SPD: Forced link speed */
 157 #define SPEED_10M                       0
 158 #define SPEED_100M                      1
 159 #define SPEED_1000M                     2
 160
 161 #define GMAC_TRGMII_RCK_CTRL            0x300
 162 #define RX_RST                          BIT(31)
 163 #define RXC_DQSISEL                     BIT(30)
 164
 165 #define GMAC_TRGMII_TD_ODT(n)           (0x354 + (n) * 8)
 166 #define TD_DM_DRVN_S                    4
 167 #define TD_DM_DRVN_M                    0xf0
 168 #define TD_DM_DRVP_S                    0
 169 #define TD_DM_DRVP_M                    0x0f
 170
 171 /* MT7530 Registers */
 172
 173 #define PCR_REG(p)                      (0x2004 + (p) * 0x100)
 174 #define PORT_MATRIX_S                   16
 175 #define PORT_MATRIX_M                   0xff0000
 176
 177 #define PVC_REG(p)                      (0x2010 + (p) * 0x100)
 178 #define STAG_VPID_S                     16
 179 #define STAG_VPID_M                     0xffff0000
 180 #define VLAN_ATTR_S                     6
 181 #define VLAN_ATTR_M                     0xc0
 182
 183 /* VLAN_ATTR: VLAN attributes */
 184 #define VLAN_ATTR_USER                  0
 185 #define VLAN_ATTR_STACK                 1
 186 #define VLAN_ATTR_TRANSLATION           2
 187 #define VLAN_ATTR_TRANSPARENT           3
 188
 189 #define PMCR_REG(p)                     (0x3000 + (p) * 0x100)
 190 /* XXX: all fields of MT7530 are defined under GMAC_PORT_MCR
 191  * MT7531 specific fields are defined below
 192  */
 193 #define FORCE_MODE_EEE1G                BIT(25)
 194 #define FORCE_MODE_EEE100               BIT(26)
 195 #define FORCE_MODE_TX_FC                BIT(27)
 196 #define FORCE_MODE_RX_FC                BIT(28)
 197 #define FORCE_MODE_DPX                  BIT(29)
 198 #define FORCE_MODE_SPD                  BIT(30)
 199 #define FORCE_MODE_LNK                  BIT(31)
 200 #define MT7531_FORCE_MODE               FORCE_MODE_EEE1G | FORCE_MODE_EEE100 |\
 201                                         FORCE_MODE_TX_FC | FORCE_MODE_RX_FC | \
 202                                         FORCE_MODE_DPX   | FORCE_MODE_SPD | \
 203                                         FORCE_MODE_LNK
 204
 205 /* MT7531 SGMII Registers */
 206 #define MT7531_SGMII_REG_BASE           0x5000
 207 #define MT7531_SGMII_REG_PORT_BASE      0x1000
 208 #define MT7531_SGMII_REG(p, r)          (MT7531_SGMII_REG_BASE + \
 209                                         (p) * MT7531_SGMII_REG_PORT_BASE + (r))
 210 #define MT7531_PCS_CONTROL_1(p)         MT7531_SGMII_REG(((p) - 5), 0x00)
 211 #define MT7531_SGMII_MODE(p)            MT7531_SGMII_REG(((p) - 5), 0x20)
 212 #define MT7531_QPHY_PWR_STATE_CTRL(p)   MT7531_SGMII_REG(((p) - 5), 0xe8)
 213 #define MT7531_PHYA_CTRL_SIGNAL3(p)     MT7531_SGMII_REG(((p) - 5), 0x128)
 214 /* XXX: all fields of MT7531 SGMII  are defined under SGMSYS */
 215
 216 /* MT753x System Control Register */
 217 #define SYS_CTRL_REG                    0x7000
 218 #define SW_PHY_RST                      BIT(2)
 219 #define SW_SYS_RST                      BIT(1)
 220 #define SW_REG_RST                      BIT(0)
 221
 222 /* MT7531  */
 223 #define MT7531_PHY_IAC                  0x701c
 224 /* XXX: all fields are defined under GMAC_PIAC_REG */
 225
 226 #define MT7531_CLKGEN_CTRL              0x7500
 227 #define CLK_SKEW_OUT_S                  8
 228 #define CLK_SKEW_OUT_M                  0x300
 229 #define CLK_SKEW_IN_S                   6
 230 #define CLK_SKEW_IN_M                   0xc0
 231 #define RXCLK_NO_DELAY                  BIT(5)
 232 #define TXCLK_NO_REVERSE                BIT(4)
 233 #define GP_MODE_S                       1
 234 #define GP_MODE_M                       0x06
 235 #define GP_CLK_EN                       BIT(0)
 236
 237 /* Values of GP_MODE */
 238 #define GP_MODE_RGMII                   0
 239 #define GP_MODE_MII                     1
 240 #define GP_MODE_REV_MII                 2
 241
 242 /* Values of CLK_SKEW_IN */
 243 #define CLK_SKEW_IN_NO_CHANGE           0
 244 #define CLK_SKEW_IN_DELAY_100PPS        1
 245 #define CLK_SKEW_IN_DELAY_200PPS        2
 246 #define CLK_SKEW_IN_REVERSE             3
 247
 248 /* Values of CLK_SKEW_OUT */
 249 #define CLK_SKEW_OUT_NO_CHANGE          0
 250 #define CLK_SKEW_OUT_DELAY_100PPS       1
 251 #define CLK_SKEW_OUT_DELAY_200PPS       2
 252 #define CLK_SKEW_OUT_REVERSE            3
 253
 254 #define HWTRAP_REG                      0x7800
 255 /* MT7530 Modified Hardware Trap Status Registers */
 256 #define MHWTRAP_REG                     0x7804
 257 #define CHG_TRAP                        BIT(16)
 258 #define LOOPDET_DIS                     BIT(14)
 259 #define P5_INTF_SEL_S                   13
 260 #define P5_INTF_SEL_M                   0x2000
 261 #define SMI_ADDR_S                      11
 262 #define SMI_ADDR_M                      0x1800
 263 #define XTAL_FSEL_S                     9
 264 #define XTAL_FSEL_M                     0x600
 265 #define P6_INTF_DIS                     BIT(8)
 266 #define P5_INTF_MODE_S                  7
 267 #define P5_INTF_MODE_M                  0x80
 268 #define P5_INTF_DIS                     BIT(6)
 269 #define C_MDIO_BPS                      BIT(5)
 270 #define CHIP_MODE_S                     0
 271 #define CHIP_MODE_M                     0x0f
 272
 273 /* P5_INTF_SEL: Interface type of Port5 */
 274 #define P5_INTF_SEL_GPHY                0
 275 #define P5_INTF_SEL_GMAC5               1
 276
 277 /* P5_INTF_MODE: Interface mode of Port5 */
 278 #define P5_INTF_MODE_GMII_MII           0
 279 #define P5_INTF_MODE_RGMII              1
 280
 281 #define MT7530_P6ECR                    0x7830
 282 #define P6_INTF_MODE_M                  0x3
 283 #define P6_INTF_MODE_S                  0
 284
 285 /* P6_INTF_MODE: Interface mode of Port6 */
 286 #define P6_INTF_MODE_RGMII              0
 287 #define P6_INTF_MODE_TRGMII             1
 288
 289 #define NUM_TRGMII_CTRL                 5
 290
 291 #define MT7530_TRGMII_RD(n)             (0x7a10 + (n) * 8)
 292 #define RD_TAP_S                        0
 293 #define RD_TAP_M                        0x7f
 294
 295 #define MT7530_TRGMII_TD_ODT(n)         (0x7a54 + (n) * 8)
 296 /* XXX: all fields are defined under GMAC_TRGMII_TD_ODT */
 297
 298 /* TOP Signals Status Register */
 299 #define MT7531_TOP_SIG_SR               0x780c
 300 #define PAD_MCM_SMI_EN                  BIT(0)
 301 #define PAD_DUAL_SGMII_EN               BIT(1)
 302
 303 /* MT7531 PLLGP Registers */
 304 #define MT7531_PLLGP_EN                 0x7820
 305 #define EN_COREPLL                      BIT(2)
 306 #define SW_CLKSW                        BIT(1)
 307 #define SW_PLLGP                        BIT(0)
 308
 309 #define MT7531_PLLGP_CR0                0x78a8
 310 #define RG_COREPLL_EN                   BIT(22)
 311 #define RG_COREPLL_POSDIV_S             23
 312 #define RG_COREPLL_POSDIV_M             0x3800000
 313 #define RG_COREPLL_SDM_PCW_S            1
 314 #define RG_COREPLL_SDM_PCW_M            0x3ffffe
 315 #define RG_COREPLL_SDM_PCW_CHG          BIT(0)
 316
 317 /* MT7531 RGMII and SGMII PLL clock */
 318 #define MT7531_ANA_PLLGP_CR2            0x78b0
 319 #define MT7531_ANA_PLLGP_CR5            0x78bc
 320
 321 /* MT7531 GPIO GROUP IOLB SMT0 Control */
 322 #define MT7531_SMT0_IOLB                0x7f04
 323 #define SMT_IOLB_5_SMI_MDC_EN           BIT(5)
 324
 325 /* MT7530 GPHY MDIO Indirect Access Registers */
 326 #define MII_MMD_ACC_CTL_REG             0x0d
 327 #define MMD_CMD_S                       14
 328 #define MMD_CMD_M                       0xc000
 329 #define MMD_DEVAD_S                     0
 330 #define MMD_DEVAD_M                     0x1f
 331
 332 /* MMD_CMD: MMD commands */
 333 #define MMD_ADDR                        0
 334 #define MMD_DATA                        1
 335 #define MMD_DATA_RW_POST_INC            2
 336 #define MMD_DATA_W_POST_INC             3
 337
 338 #define MII_MMD_ADDR_DATA_REG           0x0e
 339
 340 /* MT7530 GPHY MDIO MMD Registers */
 341 #define CORE_PLL_GROUP2                 0x401
 342 #define RG_SYSPLL_EN_NORMAL             BIT(15)
 343 #define RG_SYSPLL_VODEN                 BIT(14)
 344 #define RG_SYSPLL_POSDIV_S              5
 345 #define RG_SYSPLL_POSDIV_M              0x60
 346
 347 #define CORE_PLL_GROUP4                 0x403
 348 #define MT7531_BYPASS_MODE              BIT(4)
 349 #define MT7531_POWER_ON_OFF             BIT(5)
 350 #define RG_SYSPLL_DDSFBK_EN             BIT(12)
 351 #define RG_SYSPLL_BIAS_EN               BIT(11)
 352 #define RG_SYSPLL_BIAS_LPF_EN           BIT(10)
 353
 354 #define CORE_PLL_GROUP5                 0x404
 355 #define RG_LCDDS_PCW_NCPO1_S            0
 356 #define RG_LCDDS_PCW_NCPO1_M            0xffff
 357
 358 #define CORE_PLL_GROUP6                 0x405
 359 #define RG_LCDDS_PCW_NCPO0_S            0
 360 #define RG_LCDDS_PCW_NCPO0_M            0xffff
 361
 362 #define CORE_PLL_GROUP7                 0x406
 363 #define RG_LCDDS_PWDB                   BIT(15)
 364 #define RG_LCDDS_ISO_EN                 BIT(13)
 365 #define RG_LCCDS_C_S                    4
 366 #define RG_LCCDS_C_M                    0x70
 367 #define RG_LCDDS_PCW_NCPO_CHG           BIT(3)
 368
 369 #define CORE_PLL_GROUP10                0x409
 370 #define RG_LCDDS_SSC_DELTA_S            0
 371 #define RG_LCDDS_SSC_DELTA_M            0xfff
 372
 373 #define CORE_PLL_GROUP11                0x40a
 374 #define RG_LCDDS_SSC_DELTA1_S           0
 375 #define RG_LCDDS_SSC_DELTA1_M           0xfff
 376
 377 #define CORE_GSWPLL_GRP1                0x40d
 378 #define RG_GSWPLL_POSDIV_200M_S         12
 379 #define RG_GSWPLL_POSDIV_200M_M         0x3000
 380 #define RG_GSWPLL_EN_PRE                BIT(11)
 381 #define RG_GSWPLL_FBKDIV_200M_S         0
 382 #define RG_GSWPLL_FBKDIV_200M_M         0xff
 383
 384 #define CORE_GSWPLL_GRP2                0x40e
 385 #define RG_GSWPLL_POSDIV_500M_S         8
 386 #define RG_GSWPLL_POSDIV_500M_M         0x300
 387 #define RG_GSWPLL_FBKDIV_500M_S         0
 388 #define RG_GSWPLL_FBKDIV_500M_M         0xff
 389
 390 #define CORE_TRGMII_GSW_CLK_CG          0x410
 391 #define REG_GSWCK_EN                    BIT(0)
 392 #define REG_TRGMIICK_EN                 BIT(1)
 393
 394 /* Extend PHY Control Register 3 */
 395 #define PHY_EXT_REG_14                  0x14
 396
 397 /* Fields of PHY_EXT_REG_14 */
 398 #define PHY_EN_DOWN_SHFIT               BIT(4)
 399
 400 /* Extend PHY Control Register 4 */
 401 #define PHY_EXT_REG_17                  0x17
 402
 403 /* Fields of PHY_EXT_REG_17 */
 404 #define PHY_LINKDOWN_POWER_SAVING_EN    BIT(4)
 405
 406 /* PHY RXADC Control Register 7 */
 407 #define PHY_DEV1E_REG_0C6               0x0c6
 408
 409 /* Fields of PHY_DEV1E_REG_0C6 */
 410 #define PHY_POWER_SAVING_S              8
 411 #define PHY_POWER_SAVING_M              0x300
 412 #define PHY_POWER_SAVING_TX             0x0
 413
 414 #endif /* _MTK_ETH_H_ */