drivers/net/dsa/bcm_sf2.c

   1 // SPDX-License-Identifier: GPL-2.0-or-later
   2 /*
   3  * Broadcom Starfighter 2 DSA switch driver
   4  *
   5  * Copyright (C) 2014, Broadcom Corporation
   6  */
   7
   8 #include <linux/list.h>
   9 #include <linux/module.h>
  10 #include <linux/netdevice.h>
  11 #include <linux/interrupt.h>
  12 #include <linux/platform_device.h>
  13 #include <linux/phy.h>
  14 #include <linux/phy_fixed.h>
  15 #include <linux/phylink.h>
  16 #include <linux/mii.h>
  17 #include <linux/of.h>
  18 #include <linux/of_irq.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of_net.h>
  21 #include <linux/of_mdio.h>
  22 #include <net/dsa.h>
  23 #include <linux/ethtool.h>
  24 #include <linux/if_bridge.h>
  25 #include <linux/brcmphy.h>
  26 #include <linux/etherdevice.h>
  27 #include <linux/platform_data/b53.h>
  28
  29 #include "bcm_sf2.h"
  30 #include "bcm_sf2_regs.h"
  31 #include "b53/b53_priv.h"
  32 #include "b53/b53_regs.h"
  33
  34 static void bcm_sf2_imp_setup(struct dsa_switch *ds, int port)
  35 {
  36         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
  37         unsigned int i;
  38         u32 reg, offset;
  39
  40         /* Enable the port memories */
  41         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
  42         reg &= ~P_TXQ_PSM_VDD(port);
  43         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
  44
  45         /* Enable forwarding */
  46         core_writel(priv, SW_FWDG_EN, CORE_SWMODE);
  47
  48         /* Enable IMP port in dumb mode */
  49         reg = core_readl(priv, CORE_SWITCH_CTRL);
  50         reg |= MII_DUMB_FWDG_EN;
  51         core_writel(priv, reg, CORE_SWITCH_CTRL);
  52
  53         /* Configure Traffic Class to QoS mapping, allow each priority to map
  54          * to a different queue number
  55          */
  56         reg = core_readl(priv, CORE_PORT_TC2_QOS_MAP_PORT(port));
  57         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++)
  58                 reg |= i << (PRT_TO_QID_SHIFT * i);
  59         core_writel(priv, reg, CORE_PORT_TC2_QOS_MAP_PORT(port));
  60
  61         b53_brcm_hdr_setup(ds, port);
  62
  63         if (port == 8) {
  64                 if (priv->type == BCM7445_DEVICE_ID)
  65                         offset = CORE_STS_OVERRIDE_IMP;
  66                 else
  67                         offset = CORE_STS_OVERRIDE_IMP2;
  68
  69                 /* Force link status for IMP port */
  70                 reg = core_readl(priv, offset);
  71                 reg |= (MII_SW_OR | LINK_STS);
  72                 core_writel(priv, reg, offset);
  73
  74                 /* Enable Broadcast, Multicast, Unicast forwarding to IMP port */
  75                 reg = core_readl(priv, CORE_IMP_CTL);
  76                 reg |= (RX_BCST_EN | RX_MCST_EN | RX_UCST_EN);
  77                 reg &= ~(RX_DIS | TX_DIS);
  78                 core_writel(priv, reg, CORE_IMP_CTL);
  79         } else {
  80                 reg = core_readl(priv, CORE_G_PCTL_PORT(port));
  81                 reg &= ~(RX_DIS | TX_DIS);
  82                 core_writel(priv, reg, CORE_G_PCTL_PORT(port));
  83         }
  84 }
  85
  86 static void bcm_sf2_gphy_enable_set(struct dsa_switch *ds, bool enable)
  87 {
  88         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
  89         u32 reg;
  90
  91         reg = reg_readl(priv, REG_SPHY_CNTRL);
  92         if (enable) {
  93                 reg |= PHY_RESET;
  94                 reg &= ~(EXT_PWR_DOWN | IDDQ_BIAS | IDDQ_GLOBAL_PWR | CK25_DIS);
  95                 reg_writel(priv, reg, REG_SPHY_CNTRL);
  96                 udelay(21);
  97                 reg = reg_readl(priv, REG_SPHY_CNTRL);
  98                 reg &= ~PHY_RESET;
  99         } else {
 100                 reg |= EXT_PWR_DOWN | IDDQ_BIAS | PHY_RESET;
 101                 reg_writel(priv, reg, REG_SPHY_CNTRL);
 102                 mdelay(1);
 103                 reg |= CK25_DIS;
 104         }
 105         reg_writel(priv, reg, REG_SPHY_CNTRL);
 106
 107         /* Use PHY-driven LED signaling */
 108         if (!enable) {
 109                 reg = reg_readl(priv, REG_LED_CNTRL(0));
 110                 reg |= SPDLNK_SRC_SEL;
 111                 reg_writel(priv, reg, REG_LED_CNTRL(0));
 112         }
 113 }
 114
 115 static inline void bcm_sf2_port_intr_enable(struct bcm_sf2_priv *priv,
 116                                             int port)
 117 {
 118         unsigned int off;
 119
 120         switch (port) {
 121         case 7:
 122                 off = P7_IRQ_OFF;
 123                 break;
 124         case 0:
 125                 /* Port 0 interrupts are located on the first bank */
 126                 intrl2_0_mask_clear(priv, P_IRQ_MASK(P0_IRQ_OFF));
 127                 return;
 128         default:
 129                 off = P_IRQ_OFF(port);
 130                 break;
 131         }
 132
 133         intrl2_1_mask_clear(priv, P_IRQ_MASK(off));
 134 }
 135
 136 static inline void bcm_sf2_port_intr_disable(struct bcm_sf2_priv *priv,
 137                                              int port)
 138 {
 139         unsigned int off;
 140
 141         switch (port) {
 142         case 7:
 143                 off = P7_IRQ_OFF;
 144                 break;
 145         case 0:
 146                 /* Port 0 interrupts are located on the first bank */
 147                 intrl2_0_mask_set(priv, P_IRQ_MASK(P0_IRQ_OFF));
 148                 intrl2_0_writel(priv, P_IRQ_MASK(P0_IRQ_OFF), INTRL2_CPU_CLEAR);
 149                 return;
 150         default:
 151                 off = P_IRQ_OFF(port);
 152                 break;
 153         }
 154
 155         intrl2_1_mask_set(priv, P_IRQ_MASK(off));
 156         intrl2_1_writel(priv, P_IRQ_MASK(off), INTRL2_CPU_CLEAR);
 157 }
 158
 159 static int bcm_sf2_port_setup(struct dsa_switch *ds, int port,
 160                               struct phy_device *phy)
 161 {
 162         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 163         unsigned int i;
 164         u32 reg;
 165
 166         /* Clear the memory power down */
 167         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
 168         reg &= ~P_TXQ_PSM_VDD(port);
 169         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
 170
 171         /* Enable learning */
 172         reg = core_readl(priv, CORE_DIS_LEARN);
 173         reg &= ~BIT(port);
 174         core_writel(priv, reg, CORE_DIS_LEARN);
 175
 176         /* Enable Broadcom tags for that port if requested */
 177         if (priv->brcm_tag_mask & BIT(port))
 178                 b53_brcm_hdr_setup(ds, port);
 179
 180         /* Configure Traffic Class to QoS mapping, allow each priority to map
 181          * to a different queue number
 182          */
 183         reg = core_readl(priv, CORE_PORT_TC2_QOS_MAP_PORT(port));
 184         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++)
 185                 reg |= i << (PRT_TO_QID_SHIFT * i);
 186         core_writel(priv, reg, CORE_PORT_TC2_QOS_MAP_PORT(port));
 187
 188         /* Re-enable the GPHY and re-apply workarounds */
 189         if (priv->int_phy_mask & 1 << port && priv->hw_params.num_gphy == 1) {
 190                 bcm_sf2_gphy_enable_set(ds, true);
 191                 if (phy) {
 192                         /* if phy_stop() has been called before, phy
 193                          * will be in halted state, and phy_start()
 194                          * will call resume.
 195                          *
 196                          * the resume path does not configure back
 197                          * autoneg settings, and since we hard reset
 198                          * the phy manually here, we need to reset the
 199                          * state machine also.
 200                          */
 201                         phy->state = PHY_READY;
 202                         phy_init_hw(phy);
 203                 }
 204         }
 205
 206         /* Enable MoCA port interrupts to get notified */
 207         if (port == priv->moca_port)
 208                 bcm_sf2_port_intr_enable(priv, port);
 209
 210         /* Set per-queue pause threshold to 32 */
 211         core_writel(priv, 32, CORE_TXQ_THD_PAUSE_QN_PORT(port));
 212
 213         /* Set ACB threshold to 24 */
 214         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++) {
 215                 reg = acb_readl(priv, ACB_QUEUE_CFG(port *
 216                                                     SF2_NUM_EGRESS_QUEUES + i));
 217                 reg &= ~XOFF_THRESHOLD_MASK;
 218                 reg |= 24;
 219                 acb_writel(priv, reg, ACB_QUEUE_CFG(port *
 220                                                     SF2_NUM_EGRESS_QUEUES + i));
 221         }
 222
 223         return b53_enable_port(ds, port, phy);
 224 }
 225
 226 static void bcm_sf2_port_disable(struct dsa_switch *ds, int port)
 227 {
 228         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 229         u32 reg;
 230
 231         /* Disable learning while in WoL mode */
 232         if (priv->wol_ports_mask & (1 << port)) {
 233                 reg = core_readl(priv, CORE_DIS_LEARN);
 234                 reg |= BIT(port);
 235                 core_writel(priv, reg, CORE_DIS_LEARN);
 236                 return;
 237         }
 238
 239         if (port == priv->moca_port)
 240                 bcm_sf2_port_intr_disable(priv, port);
 241
 242         if (priv->int_phy_mask & 1 << port && priv->hw_params.num_gphy == 1)
 243                 bcm_sf2_gphy_enable_set(ds, false);
 244
 245         b53_disable_port(ds, port);
 246
 247         /* Power down the port memory */
 248         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
 249         reg |= P_TXQ_PSM_VDD(port);
 250         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
 251 }
 252
 253
 254 static int bcm_sf2_sw_indir_rw(struct bcm_sf2_priv *priv, int op, int addr,
 255                                int regnum, u16 val)
 256 {
 257         int ret = 0;
 258         u32 reg;
 259
 260         reg = reg_readl(priv, REG_SWITCH_CNTRL);
 261         reg |= MDIO_MASTER_SEL;
 262         reg_writel(priv, reg, REG_SWITCH_CNTRL);
 263
 264         /* Page << 8 | offset */
 265         reg = 0x70;
 266         reg <<= 2;
 267         core_writel(priv, addr, reg);
 268
 269         /* Page << 8 | offset */
 270         reg = 0x80 << 8 | regnum << 1;
 271         reg <<= 2;
 272
 273         if (op)
 274                 ret = core_readl(priv, reg);
 275         else
 276                 core_writel(priv, val, reg);
 277
 278         reg = reg_readl(priv, REG_SWITCH_CNTRL);
 279         reg &= ~MDIO_MASTER_SEL;
 280         reg_writel(priv, reg, REG_SWITCH_CNTRL);
 281
 282         return ret & 0xffff;
 283 }
 284
 285 static int bcm_sf2_sw_mdio_read(struct mii_bus *bus, int addr, int regnum)
 286 {
 287         struct bcm_sf2_priv *priv = bus->priv;
 288
 289         /* Intercept reads from Broadcom pseudo-PHY address, else, send
 290          * them to our master MDIO bus controller
 291          */
 292         if (addr == BRCM_PSEUDO_PHY_ADDR && priv->indir_phy_mask & BIT(addr))
 293                 return bcm_sf2_sw_indir_rw(priv, 1, addr, regnum, 0);
 294         else
 295                 return mdiobus_read_nested(priv->master_mii_bus, addr, regnum);
 296 }
 297
 298 static int bcm_sf2_sw_mdio_write(struct mii_bus *bus, int addr, int regnum,
 299                                  u16 val)
 300 {
 301         struct bcm_sf2_priv *priv = bus->priv;
 302
 303         /* Intercept writes to the Broadcom pseudo-PHY address, else,
 304          * send them to our master MDIO bus controller
 305          */
 306         if (addr == BRCM_PSEUDO_PHY_ADDR && priv->indir_phy_mask & BIT(addr))
 307                 return bcm_sf2_sw_indir_rw(priv, 0, addr, regnum, val);
 308         else
 309                 return mdiobus_write_nested(priv->master_mii_bus, addr,
 310                                 regnum, val);
 311 }
 312
 313 static irqreturn_t bcm_sf2_switch_0_isr(int irq, void *dev_id)
 314 {
 315         struct dsa_switch *ds = dev_id;
 316         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 317
 318         priv->irq0_stat = intrl2_0_readl(priv, INTRL2_CPU_STATUS) &
 319                                 ~priv->irq0_mask;
 320         intrl2_0_writel(priv, priv->irq0_stat, INTRL2_CPU_CLEAR);
 321
 322         return IRQ_HANDLED;
 323 }
 324
 325 static irqreturn_t bcm_sf2_switch_1_isr(int irq, void *dev_id)
 326 {
 327         struct dsa_switch *ds = dev_id;
 328         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 329
 330         priv->irq1_stat = intrl2_1_readl(priv, INTRL2_CPU_STATUS) &
 331                                 ~priv->irq1_mask;
 332         intrl2_1_writel(priv, priv->irq1_stat, INTRL2_CPU_CLEAR);
 333
 334         if (priv->irq1_stat & P_LINK_UP_IRQ(P7_IRQ_OFF)) {
 335                 priv->port_sts[7].link = true;
 336                 dsa_port_phylink_mac_change(ds, 7, true);
 337         }
 338         if (priv->irq1_stat & P_LINK_DOWN_IRQ(P7_IRQ_OFF)) {
 339                 priv->port_sts[7].link = false;
 340                 dsa_port_phylink_mac_change(ds, 7, false);
 341         }
 342
 343         return IRQ_HANDLED;
 344 }
 345
 346 static int bcm_sf2_sw_rst(struct bcm_sf2_priv *priv)
 347 {
 348         unsigned int timeout = 1000;
 349         u32 reg;
 350
 351         reg = core_readl(priv, CORE_WATCHDOG_CTRL);
 352         reg |= SOFTWARE_RESET | EN_CHIP_RST | EN_SW_RESET;
 353         core_writel(priv, reg, CORE_WATCHDOG_CTRL);
 354
 355         do {
 356                 reg = core_readl(priv, CORE_WATCHDOG_CTRL);
 357                 if (!(reg & SOFTWARE_RESET))
 358                         break;
 359
 360                 usleep_range(1000, 2000);
 361         } while (timeout-- > 0);
 362
 363         if (timeout == 0)
 364                 return -ETIMEDOUT;
 365
 366         return 0;
 367 }
 368
 369 static void bcm_sf2_intr_disable(struct bcm_sf2_priv *priv)
 370 {
 371         intrl2_0_mask_set(priv, 0xffffffff);
 372         intrl2_0_writel(priv, 0xffffffff, INTRL2_CPU_CLEAR);
 373         intrl2_1_mask_set(priv, 0xffffffff);
 374         intrl2_1_writel(priv, 0xffffffff, INTRL2_CPU_CLEAR);
 375 }
 376
 377 static void bcm_sf2_identify_ports(struct bcm_sf2_priv *priv,
 378                                    struct device_node *dn)
 379 {
 380         struct device_node *port;
 381         int mode;
 382         unsigned int port_num;
 383
 384         priv->moca_port = -1;
 385
 386         for_each_available_child_of_node(dn, port) {
 387                 if (of_property_read_u32(port, "reg", &port_num))
 388                         continue;
 389
 390                 /* Internal PHYs get assigned a specific 'phy-mode' property
 391                  * value: "internal" to help flag them before MDIO probing
 392                  * has completed, since they might be turned off at that
 393                  * time
 394                  */
 395                 mode = of_get_phy_mode(port);
 396                 if (mode < 0)
 397                         continue;
 398
 399                 if (mode == PHY_INTERFACE_MODE_INTERNAL)
 400                         priv->int_phy_mask |= 1 << port_num;
 401
 402                 if (mode == PHY_INTERFACE_MODE_MOCA)
 403                         priv->moca_port = port_num;
 404
 405                 if (of_property_read_bool(port, "brcm,use-bcm-hdr"))
 406                         priv->brcm_tag_mask |= 1 << port_num;
 407         }
 408 }
 409
 410 static int bcm_sf2_mdio_register(struct dsa_switch *ds)
 411 {
 412         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 413         struct device_node *dn;
 414         static int index;
 415         int err;
 416
 417         /* Find our integrated MDIO bus node */
 418         dn = of_find_compatible_node(NULL, NULL, "brcm,unimac-mdio");
 419         priv->master_mii_bus = of_mdio_find_bus(dn);
 420         if (!priv->master_mii_bus)
 421                 return -EPROBE_DEFER;
 422
 423         get_device(&priv->master_mii_bus->dev);
 424         priv->master_mii_dn = dn;
 425
 426         priv->slave_mii_bus = devm_mdiobus_alloc(ds->dev);
 427         if (!priv->slave_mii_bus)
 428                 return -ENOMEM;
 429
 430         priv->slave_mii_bus->priv = priv;
 431         priv->slave_mii_bus->name = "sf2 slave mii";
 432         priv->slave_mii_bus->read = bcm_sf2_sw_mdio_read;
 433         priv->slave_mii_bus->write = bcm_sf2_sw_mdio_write;
 434         snprintf(priv->slave_mii_bus->id, MII_BUS_ID_SIZE, "sf2-%d",
 435                  index++);
 436         priv->slave_mii_bus->dev.of_node = dn;
 437
 438         /* Include the pseudo-PHY address to divert reads towards our
 439          * workaround. This is only required for 7445D0, since 7445E0
 440          * disconnects the internal switch pseudo-PHY such that we can use the
 441          * regular SWITCH_MDIO master controller instead.
 442          *
 443          * Here we flag the pseudo PHY as needing special treatment and would
 444          * otherwise make all other PHY read/writes go to the master MDIO bus
 445          * controller that comes with this switch backed by the "mdio-unimac"
 446          * driver.
 447          */
 448         if (of_machine_is_compatible("brcm,bcm7445d0"))
 449                 priv->indir_phy_mask |= (1 << BRCM_PSEUDO_PHY_ADDR);
 450         else
 451                 priv->indir_phy_mask = 0;
 452
 453         ds->phys_mii_mask = priv->indir_phy_mask;
 454         ds->slave_mii_bus = priv->slave_mii_bus;
 455         priv->slave_mii_bus->parent = ds->dev->parent;
 456         priv->slave_mii_bus->phy_mask = ~priv->indir_phy_mask;
 457
 458         err = of_mdiobus_register(priv->slave_mii_bus, dn);
 459         if (err && dn)
 460                 of_node_put(dn);
 461
 462         return err;
 463 }
 464
 465 static void bcm_sf2_mdio_unregister(struct bcm_sf2_priv *priv)
 466 {
 467         mdiobus_unregister(priv->slave_mii_bus);
 468         of_node_put(priv->master_mii_dn);
 469 }
 470
 471 static u32 bcm_sf2_sw_get_phy_flags(struct dsa_switch *ds, int port)
 472 {
 473         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 474
 475         /* The BCM7xxx PHY driver expects to find the integrated PHY revision
 476          * in bits 15:8 and the patch level in bits 7:0 which is exactly what
 477          * the REG_PHY_REVISION register layout is.
 478          */
 479
 480         return priv->hw_params.gphy_rev;
 481 }
 482
 483 static void bcm_sf2_sw_validate(struct dsa_switch *ds, int port,
 484                                 unsigned long *supported,
 485                                 struct phylink_link_state *state)
 486 {
 487         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 488         __ETHTOOL_DECLARE_LINK_MODE_MASK(mask) = { 0, };
 489
 490         if (!phy_interface_mode_is_rgmii(state->interface) &&
 491             state->interface != PHY_INTERFACE_MODE_MII &&
 492             state->interface != PHY_INTERFACE_MODE_REVMII &&
 493             state->interface != PHY_INTERFACE_MODE_GMII &&
 494             state->interface != PHY_INTERFACE_MODE_INTERNAL &&
 495             state->interface != PHY_INTERFACE_MODE_MOCA) {
 496                 bitmap_zero(supported, __ETHTOOL_LINK_MODE_MASK_NBITS);
 497                 if (port != core_readl(priv, CORE_IMP0_PRT_ID))
 498                         dev_err(ds->dev,
 499                                 "Unsupported interface: %d for port %d\n",
 500                                 state->interface, port);
 501                 return;
 502         }
 503
 504         /* Allow all the expected bits */
 505         phylink_set(mask, Autoneg);
 506         phylink_set_port_modes(mask);
 507         phylink_set(mask, Pause);
 508         phylink_set(mask, Asym_Pause);
 509
 510         /* With the exclusion of MII and Reverse MII, we support Gigabit,
 511          * including Half duplex
 512          */
 513         if (state->interface != PHY_INTERFACE_MODE_MII &&
 514             state->interface != PHY_INTERFACE_MODE_REVMII) {
 515                 phylink_set(mask, 1000baseT_Full);
 516                 phylink_set(mask, 1000baseT_Half);
 517         }
 518
 519         phylink_set(mask, 10baseT_Half);
 520         phylink_set(mask, 10baseT_Full);
 521         phylink_set(mask, 100baseT_Half);
 522         phylink_set(mask, 100baseT_Full);
 523
 524         bitmap_and(supported, supported, mask,
 525                    __ETHTOOL_LINK_MODE_MASK_NBITS);
 526         bitmap_and(state->advertising, state->advertising, mask,
 527                    __ETHTOOL_LINK_MODE_MASK_NBITS);
 528 }
 529
 530 static void bcm_sf2_sw_mac_config(struct dsa_switch *ds, int port,
 531                                   unsigned int mode,
 532                                   const struct phylink_link_state *state)
 533 {
 534         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 535         u32 id_mode_dis = 0, port_mode;
 536         u32 reg, offset;
 537
 538         if (port == core_readl(priv, CORE_IMP0_PRT_ID))
 539                 return;
 540
 541         if (priv->type == BCM7445_DEVICE_ID)
 542                 offset = CORE_STS_OVERRIDE_GMIIP_PORT(port);
 543         else
 544                 offset = CORE_STS_OVERRIDE_GMIIP2_PORT(port);
 545
 546         switch (state->interface) {
 547         case PHY_INTERFACE_MODE_RGMII:
 548                 id_mode_dis = 1;
 549                 /* fallthrough */
 550         case PHY_INTERFACE_MODE_RGMII_TXID:
 551                 port_mode = EXT_GPHY;
 552                 break;
 553         case PHY_INTERFACE_MODE_MII:
 554                 port_mode = EXT_EPHY;
 555                 break;
 556         case PHY_INTERFACE_MODE_REVMII:
 557                 port_mode = EXT_REVMII;
 558                 break;
 559         default:
 560                 /* all other PHYs: internal and MoCA */
 561                 goto force_link;
 562         }
 563
 564         /* Clear id_mode_dis bit, and the existing port mode, let
 565          * RGMII_MODE_EN bet set by mac_link_{up,down}
 566          */
 567         reg = reg_readl(priv, REG_RGMII_CNTRL_P(port));
 568         reg &= ~ID_MODE_DIS;
 569         reg &= ~(PORT_MODE_MASK << PORT_MODE_SHIFT);
 570         reg &= ~(RX_PAUSE_EN | TX_PAUSE_EN);
 571
 572         reg |= port_mode;
 573         if (id_mode_dis)
 574                 reg |= ID_MODE_DIS;
 575
 576         if (state->pause & MLO_PAUSE_TXRX_MASK) {
 577                 if (state->pause & MLO_PAUSE_TX)
 578                         reg |= TX_PAUSE_EN;
 579                 reg |= RX_PAUSE_EN;
 580         }
 581
 582         reg_writel(priv, reg, REG_RGMII_CNTRL_P(port));
 583
 584 force_link:
 585         /* Force link settings detected from the PHY */
 586         reg = SW_OVERRIDE;
 587         switch (state->speed) {
 588         case SPEED_1000:
 589                 reg |= SPDSTS_1000 << SPEED_SHIFT;
 590                 break;
 591         case SPEED_100:
 592                 reg |= SPDSTS_100 << SPEED_SHIFT;
 593                 break;
 594         }
 595
 596         if (state->link)
 597                 reg |= LINK_STS;
 598         if (state->duplex == DUPLEX_FULL)
 599                 reg |= DUPLX_MODE;
 600
 601         core_writel(priv, reg, offset);
 602 }
 603
 604 static void bcm_sf2_sw_mac_link_set(struct dsa_switch *ds, int port,
 605                                     phy_interface_t interface, bool link)
 606 {
 607         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 608         u32 reg;
 609
 610         if (!phy_interface_mode_is_rgmii(interface) &&
 611             interface != PHY_INTERFACE_MODE_MII &&
 612             interface != PHY_INTERFACE_MODE_REVMII)
 613                 return;
 614
 615         /* If the link is down, just disable the interface to conserve power */
 616         reg = reg_readl(priv, REG_RGMII_CNTRL_P(port));
 617         if (link)
 618                 reg |= RGMII_MODE_EN;
 619         else
 620                 reg &= ~RGMII_MODE_EN;
 621         reg_writel(priv, reg, REG_RGMII_CNTRL_P(port));
 622 }
 623
 624 static void bcm_sf2_sw_mac_link_down(struct dsa_switch *ds, int port,
 625                                      unsigned int mode,
 626                                      phy_interface_t interface)
 627 {
 628         bcm_sf2_sw_mac_link_set(ds, port, interface, false);
 629 }
 630
 631 static void bcm_sf2_sw_mac_link_up(struct dsa_switch *ds, int port,
 632                                    unsigned int mode,
 633                                    phy_interface_t interface,
 634                                    struct phy_device *phydev)
 635 {
 636         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 637         struct ethtool_eee *p = &priv->dev->ports[port].eee;
 638
 639         bcm_sf2_sw_mac_link_set(ds, port, interface, true);
 640
 641         if (mode == MLO_AN_PHY && phydev)
 642                 p->eee_enabled = b53_eee_init(ds, port, phydev);
 643 }
 644
 645 static void bcm_sf2_sw_fixed_state(struct dsa_switch *ds, int port,
 646                                    struct phylink_link_state *status)
 647 {
 648         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 649
 650         status->link = false;
 651
 652         /* MoCA port is special as we do not get link status from CORE_LNKSTS,
 653          * which means that we need to force the link at the port override
 654          * level to get the data to flow. We do use what the interrupt handler
 655          * did determine before.
 656          *
 657          * For the other ports, we just force the link status, since this is
 658          * a fixed PHY device.
 659          */
 660         if (port == priv->moca_port) {
 661                 status->link = priv->port_sts[port].link;
 662                 /* For MoCA interfaces, also force a link down notification
 663                  * since some version of the user-space daemon (mocad) use
 664                  * cmd->autoneg to force the link, which messes up the PHY
 665                  * state machine and make it go in PHY_FORCING state instead.
 666                  */
 667                 if (!status->link)
 668                         netif_carrier_off(ds->ports[port].slave);
 669                 status->duplex = DUPLEX_FULL;
 670         } else {
 671                 status->link = true;
 672         }
 673 }
 674
 675 static void bcm_sf2_enable_acb(struct dsa_switch *ds)
 676 {
 677         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 678         u32 reg;
 679
 680         /* Enable ACB globally */
 681         reg = acb_readl(priv, ACB_CONTROL);
 682         reg |= (ACB_FLUSH_MASK << ACB_FLUSH_SHIFT);
 683         acb_writel(priv, reg, ACB_CONTROL);
 684         reg &= ~(ACB_FLUSH_MASK << ACB_FLUSH_SHIFT);
 685         reg |= ACB_EN | ACB_ALGORITHM;
 686         acb_writel(priv, reg, ACB_CONTROL);
 687 }
 688
 689 static int bcm_sf2_sw_suspend(struct dsa_switch *ds)
 690 {
 691         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 692         unsigned int port;
 693
 694         bcm_sf2_intr_disable(priv);
 695
 696         /* Disable all ports physically present including the IMP
 697          * port, the other ones have already been disabled during
 698          * bcm_sf2_sw_setup
 699          */
 700         for (port = 0; port < ds->num_ports; port++) {
 701                 if (dsa_is_user_port(ds, port) || dsa_is_cpu_port(ds, port))
 702                         bcm_sf2_port_disable(ds, port);
 703         }
 704
 705         return 0;
 706 }
 707
 708 static int bcm_sf2_sw_resume(struct dsa_switch *ds)
 709 {
 710         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 711         int ret;
 712
 713         ret = bcm_sf2_sw_rst(priv);
 714         if (ret) {
 715                 pr_err("%s: failed to software reset switch\n", __func__);
 716                 return ret;
 717         }
 718
 719         ret = bcm_sf2_cfp_resume(ds);
 720         if (ret)
 721                 return ret;
 722
 723         if (priv->hw_params.num_gphy == 1)
 724                 bcm_sf2_gphy_enable_set(ds, true);
 725
 726         ds->ops->setup(ds);
 727
 728         return 0;
 729 }
 730
 731 static void bcm_sf2_sw_get_wol(struct dsa_switch *ds, int port,
 732                                struct ethtool_wolinfo *wol)
 733 {
 734         struct net_device *p = ds->ports[port].cpu_dp->master;
 735         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 736         struct ethtool_wolinfo pwol = { };
 737
 738         /* Get the parent device WoL settings */
 739         if (p->ethtool_ops->get_wol)
 740                 p->ethtool_ops->get_wol(p, &pwol);
 741
 742         /* Advertise the parent device supported settings */
 743         wol->supported = pwol.supported;
 744         memset(&wol->sopass, 0, sizeof(wol->sopass));
 745
 746         if (pwol.wolopts & WAKE_MAGICSECURE)
 747                 memcpy(&wol->sopass, pwol.sopass, sizeof(wol->sopass));
 748
 749         if (priv->wol_ports_mask & (1 << port))
 750                 wol->wolopts = pwol.wolopts;
 751         else
 752                 wol->wolopts = 0;
 753 }
 754
 755 static int bcm_sf2_sw_set_wol(struct dsa_switch *ds, int port,
 756                               struct ethtool_wolinfo *wol)
 757 {
 758         struct net_device *p = ds->ports[port].cpu_dp->master;
 759         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 760         s8 cpu_port = ds->ports[port].cpu_dp->index;
 761         struct ethtool_wolinfo pwol =  { };
 762
 763         if (p->ethtool_ops->get_wol)
 764                 p->ethtool_ops->get_wol(p, &pwol);
 765         if (wol->wolopts & ~pwol.supported)
 766                 return -EINVAL;
 767
 768         if (wol->wolopts)
 769                 priv->wol_ports_mask |= (1 << port);
 770         else
 771                 priv->wol_ports_mask &= ~(1 << port);
 772
 773         /* If we have at least one port enabled, make sure the CPU port
 774          * is also enabled. If the CPU port is the last one enabled, we disable
 775          * it since this configuration does not make sense.
 776          */
 777         if (priv->wol_ports_mask && priv->wol_ports_mask != (1 << cpu_port))
 778                 priv->wol_ports_mask |= (1 << cpu_port);
 779         else
 780                 priv->wol_ports_mask &= ~(1 << cpu_port);
 781
 782         return p->ethtool_ops->set_wol(p, wol);
 783 }
 784
 785 static int bcm_sf2_sw_setup(struct dsa_switch *ds)
 786 {
 787         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 788         unsigned int port;
 789
 790         /* Enable all valid ports and disable those unused */
 791         for (port = 0; port < priv->hw_params.num_ports; port++) {
 792                 /* IMP port receives special treatment */
 793                 if (dsa_is_user_port(ds, port))
 794                         bcm_sf2_port_setup(ds, port, NULL);
 795                 else if (dsa_is_cpu_port(ds, port))
 796                         bcm_sf2_imp_setup(ds, port);
 797                 else
 798                         bcm_sf2_port_disable(ds, port);
 799         }
 800
 801         b53_configure_vlan(ds);
 802         bcm_sf2_enable_acb(ds);
 803
 804         return 0;
 805 }
 806
 807 /* The SWITCH_CORE register space is managed by b53 but operates on a page +
 808  * register basis so we need to translate that into an address that the
 809  * bus-glue understands.
 810  */
 811 #define SF2_PAGE_REG_MKADDR(page, reg)  ((page) << 10 | (reg) << 2)
 812
 813 static int bcm_sf2_core_read8(struct b53_device *dev, u8 page, u8 reg,
 814                               u8 *val)
 815 {
 816         struct bcm_sf2_priv *priv = dev->priv;
 817
 818         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 819
 820         return 0;
 821 }
 822
 823 static int bcm_sf2_core_read16(struct b53_device *dev, u8 page, u8 reg,
 824                                u16 *val)
 825 {
 826         struct bcm_sf2_priv *priv = dev->priv;
 827
 828         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 829
 830         return 0;
 831 }
 832
 833 static int bcm_sf2_core_read32(struct b53_device *dev, u8 page, u8 reg,
 834                                u32 *val)
 835 {
 836         struct bcm_sf2_priv *priv = dev->priv;
 837
 838         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 839
 840         return 0;
 841 }
 842
 843 static int bcm_sf2_core_read64(struct b53_device *dev, u8 page, u8 reg,
 844                                u64 *val)
 845 {
 846         struct bcm_sf2_priv *priv = dev->priv;
 847
 848         *val = core_readq(priv, SF2_PAGE_REG_MKADDR(page, reg));
 849
 850         return 0;
 851 }
 852
 853 static int bcm_sf2_core_write8(struct b53_device *dev, u8 page, u8 reg,
 854                                u8 value)
 855 {
 856         struct bcm_sf2_priv *priv = dev->priv;
 857
 858         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 859
 860         return 0;
 861 }
 862
 863 static int bcm_sf2_core_write16(struct b53_device *dev, u8 page, u8 reg,
 864                                 u16 value)
 865 {
 866         struct bcm_sf2_priv *priv = dev->priv;
 867
 868         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 869
 870         return 0;
 871 }
 872
 873 static int bcm_sf2_core_write32(struct b53_device *dev, u8 page, u8 reg,
 874                                 u32 value)
 875 {
 876         struct bcm_sf2_priv *priv = dev->priv;
 877
 878         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 879
 880         return 0;
 881 }
 882
 883 static int bcm_sf2_core_write64(struct b53_device *dev, u8 page, u8 reg,
 884                                 u64 value)
 885 {
 886         struct bcm_sf2_priv *priv = dev->priv;
 887
 888         core_writeq(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 889
 890         return 0;
 891 }
 892
 893 static const struct b53_io_ops bcm_sf2_io_ops = {
 894         .read8  = bcm_sf2_core_read8,
 895         .read16 = bcm_sf2_core_read16,
 896         .read32 = bcm_sf2_core_read32,
 897         .read48 = bcm_sf2_core_read64,
 898         .read64 = bcm_sf2_core_read64,
 899         .write8 = bcm_sf2_core_write8,
 900         .write16 = bcm_sf2_core_write16,
 901         .write32 = bcm_sf2_core_write32,
 902         .write48 = bcm_sf2_core_write64,
 903         .write64 = bcm_sf2_core_write64,
 904 };
 905
 906 static void bcm_sf2_sw_get_strings(struct dsa_switch *ds, int port,
 907                                    u32 stringset, uint8_t *data)
 908 {
 909         int cnt = b53_get_sset_count(ds, port, stringset);
 910
 911         b53_get_strings(ds, port, stringset, data);
 912         bcm_sf2_cfp_get_strings(ds, port, stringset,
 913                                 data + cnt * ETH_GSTRING_LEN);
 914 }
 915
 916 static void bcm_sf2_sw_get_ethtool_stats(struct dsa_switch *ds, int port,
 917                                          uint64_t *data)
 918 {
 919         int cnt = b53_get_sset_count(ds, port, ETH_SS_STATS);
 920
 921         b53_get_ethtool_stats(ds, port, data);
 922         bcm_sf2_cfp_get_ethtool_stats(ds, port, data + cnt);
 923 }
 924
 925 static int bcm_sf2_sw_get_sset_count(struct dsa_switch *ds, int port,
 926                                      int sset)
 927 {
 928         int cnt = b53_get_sset_count(ds, port, sset);
 929
 930         if (cnt < 0)
 931                 return cnt;
 932
 933         cnt += bcm_sf2_cfp_get_sset_count(ds, port, sset);
 934
 935         return cnt;
 936 }
 937
 938 static const struct dsa_switch_ops bcm_sf2_ops = {
 939         .get_tag_protocol       = b53_get_tag_protocol,
 940         .setup                  = bcm_sf2_sw_setup,
 941         .get_strings            = bcm_sf2_sw_get_strings,
 942         .get_ethtool_stats      = bcm_sf2_sw_get_ethtool_stats,
 943         .get_sset_count         = bcm_sf2_sw_get_sset_count,
 944         .get_ethtool_phy_stats  = b53_get_ethtool_phy_stats,
 945         .get_phy_flags          = bcm_sf2_sw_get_phy_flags,
 946         .phylink_validate       = bcm_sf2_sw_validate,
 947         .phylink_mac_config     = bcm_sf2_sw_mac_config,
 948         .phylink_mac_link_down  = bcm_sf2_sw_mac_link_down,
 949         .phylink_mac_link_up    = bcm_sf2_sw_mac_link_up,
 950         .phylink_fixed_state    = bcm_sf2_sw_fixed_state,
 951         .suspend                = bcm_sf2_sw_suspend,
 952         .resume                 = bcm_sf2_sw_resume,
 953         .get_wol                = bcm_sf2_sw_get_wol,
 954         .set_wol                = bcm_sf2_sw_set_wol,
 955         .port_enable            = bcm_sf2_port_setup,
 956         .port_disable           = bcm_sf2_port_disable,
 957         .get_mac_eee            = b53_get_mac_eee,
 958         .set_mac_eee            = b53_set_mac_eee,
 959         .port_bridge_join       = b53_br_join,
 960         .port_bridge_leave      = b53_br_leave,
 961         .port_stp_state_set     = b53_br_set_stp_state,
 962         .port_fast_age          = b53_br_fast_age,
 963         .port_vlan_filtering    = b53_vlan_filtering,
 964         .port_vlan_prepare      = b53_vlan_prepare,
 965         .port_vlan_add          = b53_vlan_add,
 966         .port_vlan_del          = b53_vlan_del,
 967         .port_fdb_dump          = b53_fdb_dump,
 968         .port_fdb_add           = b53_fdb_add,
 969         .port_fdb_del           = b53_fdb_del,
 970         .get_rxnfc              = bcm_sf2_get_rxnfc,
 971         .set_rxnfc              = bcm_sf2_set_rxnfc,
 972         .port_mirror_add        = b53_mirror_add,
 973         .port_mirror_del        = b53_mirror_del,
 974 };
 975
 976 struct bcm_sf2_of_data {
 977         u32 type;
 978         const u16 *reg_offsets;
 979         unsigned int core_reg_align;
 980         unsigned int num_cfp_rules;
 981 };
 982
 983 /* Register offsets for the SWITCH_REG_* block */
 984 static const u16 bcm_sf2_7445_reg_offsets[] = {
 985         [REG_SWITCH_CNTRL]      = 0x00,
 986         [REG_SWITCH_STATUS]     = 0x04,
 987         [REG_DIR_DATA_WRITE]    = 0x08,
 988         [REG_DIR_DATA_READ]     = 0x0C,
 989         [REG_SWITCH_REVISION]   = 0x18,
 990         [REG_PHY_REVISION]      = 0x1C,
 991         [REG_SPHY_CNTRL]        = 0x2C,
 992         [REG_RGMII_0_CNTRL]     = 0x34,
 993         [REG_RGMII_1_CNTRL]     = 0x40,
 994         [REG_RGMII_2_CNTRL]     = 0x4c,
 995         [REG_LED_0_CNTRL]       = 0x90,
 996         [REG_LED_1_CNTRL]       = 0x94,
 997         [REG_LED_2_CNTRL]       = 0x98,
 998 };
 999
1000 static const struct bcm_sf2_of_data bcm_sf2_7445_data = {
1001         .type           = BCM7445_DEVICE_ID,
1002         .core_reg_align = 0,
1003         .reg_offsets    = bcm_sf2_7445_reg_offsets,
1004         .num_cfp_rules  = 256,
1005 };
1006
1007 static const u16 bcm_sf2_7278_reg_offsets[] = {
1008         [REG_SWITCH_CNTRL]      = 0x00,
1009         [REG_SWITCH_STATUS]     = 0x04,
1010         [REG_DIR_DATA_WRITE]    = 0x08,
1011         [REG_DIR_DATA_READ]     = 0x0c,
1012         [REG_SWITCH_REVISION]   = 0x10,
1013         [REG_PHY_REVISION]      = 0x14,
1014         [REG_SPHY_CNTRL]        = 0x24,
1015         [REG_RGMII_0_CNTRL]     = 0xe0,
1016         [REG_RGMII_1_CNTRL]     = 0xec,
1017         [REG_RGMII_2_CNTRL]     = 0xf8,
1018         [REG_LED_0_CNTRL]       = 0x40,
1019         [REG_LED_1_CNTRL]       = 0x4c,
1020         [REG_LED_2_CNTRL]       = 0x58,
1021 };
1022
1023 static const struct bcm_sf2_of_data bcm_sf2_7278_data = {
1024         .type           = BCM7278_DEVICE_ID,
1025         .core_reg_align = 1,
1026         .reg_offsets    = bcm_sf2_7278_reg_offsets,
1027         .num_cfp_rules  = 128,
1028 };
1029
1030 static const struct of_device_id bcm_sf2_of_match[] = {
1031         { .compatible = "brcm,bcm7445-switch-v4.0",
1032           .data = &bcm_sf2_7445_data
1033         },
1034         { .compatible = "brcm,bcm7278-switch-v4.0",
1035           .data = &bcm_sf2_7278_data
1036         },
1037         { .compatible = "brcm,bcm7278-switch-v4.8",
1038           .data = &bcm_sf2_7278_data
1039         },
1040         { /* sentinel */ },
1041 };
1042 MODULE_DEVICE_TABLE(of, bcm_sf2_of_match);
1043
1044 static int bcm_sf2_sw_probe(struct platform_device *pdev)
1045 {
1046         const char *reg_names[BCM_SF2_REGS_NUM] = BCM_SF2_REGS_NAME;
1047         struct device_node *dn = pdev->dev.of_node;
1048         const struct of_device_id *of_id = NULL;
1049         const struct bcm_sf2_of_data *data;
1050         struct b53_platform_data *pdata;
1051         struct dsa_switch_ops *ops;
1052         struct bcm_sf2_priv *priv;
1053         struct b53_device *dev;
1054         struct dsa_switch *ds;
1055         void __iomem **base;
1056         struct resource *r;
1057         unsigned int i;
1058         u32 reg, rev;
1059         int ret;
1060
1061         priv = devm_kzalloc(&pdev->dev, sizeof(*priv), GFP_KERNEL);
1062         if (!priv)
1063                 return -ENOMEM;
1064
1065         ops = devm_kzalloc(&pdev->dev, sizeof(*ops), GFP_KERNEL);
1066         if (!ops)
1067                 return -ENOMEM;
1068
1069         dev = b53_switch_alloc(&pdev->dev, &bcm_sf2_io_ops, priv);
1070         if (!dev)
1071                 return -ENOMEM;
1072
1073         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1074         if (!pdata)
1075                 return -ENOMEM;
1076
1077         of_id = of_match_node(bcm_sf2_of_match, dn);
1078         if (!of_id || !of_id->data)
1079                 return -EINVAL;
1080
1081         data = of_id->data;
1082
1083         /* Set SWITCH_REG register offsets and SWITCH_CORE align factor */
1084         priv->type = data->type;
1085         priv->reg_offsets = data->reg_offsets;
1086         priv->core_reg_align = data->core_reg_align;
1087         priv->num_cfp_rules = data->num_cfp_rules;
1088
1089         /* Auto-detection using standard registers will not work, so
1090          * provide an indication of what kind of device we are for
1091          * b53_common to work with
1092          */
1093         pdata->chip_id = priv->type;
1094         dev->pdata = pdata;
1095
1096         priv->dev = dev;
1097         ds = dev->ds;
1098         ds->ops = &bcm_sf2_ops;
1099
1100         /* Advertise the 8 egress queues */
1101         ds->num_tx_queues = SF2_NUM_EGRESS_QUEUES;
1102
1103         dev_set_drvdata(&pdev->dev, priv);
1104
1105         spin_lock_init(&priv->indir_lock);
1106         mutex_init(&priv->cfp.lock);
1107         INIT_LIST_HEAD(&priv->cfp.rules_list);
1108
1109         /* CFP rule #0 cannot be used for specific classifications, flag it as
1110          * permanently used
1111          */
1112         set_bit(0, priv->cfp.used);
1113         set_bit(0, priv->cfp.unique);
1114
1115         bcm_sf2_identify_ports(priv, dn->child);
1116
1117         priv->irq0 = irq_of_parse_and_map(dn, 0);
1118         priv->irq1 = irq_of_parse_and_map(dn, 1);
1119
1120         base = &priv->core;
1121         for (i = 0; i < BCM_SF2_REGS_NUM; i++) {
1122                 r = platform_get_resource(pdev, IORESOURCE_MEM, i);
1123                 *base = devm_ioremap_resource(&pdev->dev, r);
1124                 if (IS_ERR(*base)) {
1125                         pr_err("unable to find register: %s\n", reg_names[i]);
1126                         return PTR_ERR(*base);
1127                 }
1128                 base++;
1129         }
1130
1131         ret = bcm_sf2_sw_rst(priv);
1132         if (ret) {
1133                 pr_err("unable to software reset switch: %d\n", ret);
1134                 return ret;
1135         }
1136
1137         bcm_sf2_gphy_enable_set(priv->dev->ds, true);
1138
1139         ret = bcm_sf2_mdio_register(ds);
1140         if (ret) {
1141                 pr_err("failed to register MDIO bus\n");
1142                 return ret;
1143         }
1144
1145         bcm_sf2_gphy_enable_set(priv->dev->ds, false);
1146
1147         ret = bcm_sf2_cfp_rst(priv);
1148         if (ret) {
1149                 pr_err("failed to reset CFP\n");
1150                 goto out_mdio;
1151         }
1152
1153         /* Disable all interrupts and request them */
1154         bcm_sf2_intr_disable(priv);
1155
1156         ret = devm_request_irq(&pdev->dev, priv->irq0, bcm_sf2_switch_0_isr, 0,
1157                                "switch_0", ds);
1158         if (ret < 0) {
1159                 pr_err("failed to request switch_0 IRQ\n");
1160                 goto out_mdio;
1161         }
1162
1163         ret = devm_request_irq(&pdev->dev, priv->irq1, bcm_sf2_switch_1_isr, 0,
1164                                "switch_1", ds);
1165         if (ret < 0) {
1166                 pr_err("failed to request switch_1 IRQ\n");
1167                 goto out_mdio;
1168         }
1169
1170         /* Reset the MIB counters */
1171         reg = core_readl(priv, CORE_GMNCFGCFG);
1172         reg |= RST_MIB_CNT;
1173         core_writel(priv, reg, CORE_GMNCFGCFG);
1174         reg &= ~RST_MIB_CNT;
1175         core_writel(priv, reg, CORE_GMNCFGCFG);
1176
1177         /* Get the maximum number of ports for this switch */
1178         priv->hw_params.num_ports = core_readl(priv, CORE_IMP0_PRT_ID) + 1;
1179         if (priv->hw_params.num_ports > DSA_MAX_PORTS)
1180                 priv->hw_params.num_ports = DSA_MAX_PORTS;
1181
1182         /* Assume a single GPHY setup if we can't read that property */
1183         if (of_property_read_u32(dn, "brcm,num-gphy",
1184                                  &priv->hw_params.num_gphy))
1185                 priv->hw_params.num_gphy = 1;
1186
1187         rev = reg_readl(priv, REG_SWITCH_REVISION);
1188         priv->hw_params.top_rev = (rev >> SWITCH_TOP_REV_SHIFT) &
1189                                         SWITCH_TOP_REV_MASK;
1190         priv->hw_params.core_rev = (rev & SF2_REV_MASK);
1191
1192         rev = reg_readl(priv, REG_PHY_REVISION);
1193         priv->hw_params.gphy_rev = rev & PHY_REVISION_MASK;
1194
1195         ret = b53_switch_register(dev);
1196         if (ret)
1197                 goto out_mdio;
1198
1199         dev_info(&pdev->dev,
1200                  "Starfighter 2 top: %x.%02x, core: %x.%02x, IRQs: %d, %d\n",
1201                  priv->hw_params.top_rev >> 8, priv->hw_params.top_rev & 0xff,
1202                  priv->hw_params.core_rev >> 8, priv->hw_params.core_rev & 0xff,
1203                  priv->irq0, priv->irq1);
1204
1205         return 0;
1206
1207 out_mdio:
1208         bcm_sf2_mdio_unregister(priv);
1209         return ret;
1210 }
1211
1212 static int bcm_sf2_sw_remove(struct platform_device *pdev)
1213 {
1214         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1215
1216         priv->wol_ports_mask = 0;
1217         dsa_unregister_switch(priv->dev->ds);
1218         bcm_sf2_cfp_exit(priv->dev->ds);
1219         /* Disable all ports and interrupts */
1220         bcm_sf2_sw_suspend(priv->dev->ds);
1221         bcm_sf2_mdio_unregister(priv);
1222
1223         return 0;
1224 }
1225
1226 static void bcm_sf2_sw_shutdown(struct platform_device *pdev)
1227 {
1228         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1229
1230         /* For a kernel about to be kexec'd we want to keep the GPHY on for a
1231          * successful MDIO bus scan to occur. If we did turn off the GPHY
1232          * before (e.g: port_disable), this will also power it back on.
1233          *
1234          * Do not rely on kexec_in_progress, just power the PHY on.
1235          */
1236         if (priv->hw_params.num_gphy == 1)
1237                 bcm_sf2_gphy_enable_set(priv->dev->ds, true);
1238 }
1239
1240 #ifdef CONFIG_PM_SLEEP
1241 static int bcm_sf2_suspend(struct device *dev)
1242 {
1243         struct bcm_sf2_priv *priv = dev_get_drvdata(dev);
1244
1245         return dsa_switch_suspend(priv->dev->ds);
1246 }
1247
1248 static int bcm_sf2_resume(struct device *dev)
1249 {
1250         struct bcm_sf2_priv *priv = dev_get_drvdata(dev);
1251
1252         return dsa_switch_resume(priv->dev->ds);
1253 }
1254 #endif /* CONFIG_PM_SLEEP */
1255
1256 static SIMPLE_DEV_PM_OPS(bcm_sf2_pm_ops,
1257                          bcm_sf2_suspend, bcm_sf2_resume);
1258
1259
1260 static struct platform_driver bcm_sf2_driver = {
1261         .probe  = bcm_sf2_sw_probe,
1262         .remove = bcm_sf2_sw_remove,
1263         .shutdown = bcm_sf2_sw_shutdown,
1264         .driver = {
1265                 .name = "brcm-sf2",
1266                 .of_match_table = bcm_sf2_of_match,
1267                 .pm = &bcm_sf2_pm_ops,
1268         },
1269 };
1270 module_platform_driver(bcm_sf2_driver);
1271
1272 MODULE_AUTHOR("Broadcom Corporation");
1273 MODULE_DESCRIPTION("Driver for Broadcom Starfighter 2 ethernet switch chip");
1274 MODULE_LICENSE("GPL");
1275 MODULE_ALIAS("platform:brcm-sf2");