drivers/net/dc2114x.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2
   3 #include <common.h>
   4 #include <env.h>
   5 #include <malloc.h>
   6 #include <net.h>
   7 #include <netdev.h>
   8 #include <pci.h>
   9
  10 #undef DEBUG_SROM
  11 #undef DEBUG_SROM2
  12
  13 #undef UPDATE_SROM
  14
  15 /* PCI Registers. */
  16 #define PCI_CFDA_PSM    0x43
  17
  18 #define CFRV_RN         0x000000f0      /* Revision Number */
  19
  20 #define WAKEUP          0x00            /* Power Saving Wakeup */
  21 #define SLEEP           0x80            /* Power Saving Sleep Mode */
  22
  23 #define DC2114x_BRK     0x0020  /* CFRV break between DC21142 & DC21143 */
  24
  25 /* Ethernet chip registers. */
  26 #define DE4X5_BMR       0x000           /* Bus Mode Register */
  27 #define DE4X5_TPD       0x008           /* Transmit Poll Demand Reg */
  28 #define DE4X5_RRBA      0x018           /* RX Ring Base Address Reg */
  29 #define DE4X5_TRBA      0x020           /* TX Ring Base Address Reg */
  30 #define DE4X5_STS       0x028           /* Status Register */
  31 #define DE4X5_OMR       0x030           /* Operation Mode Register */
  32 #define DE4X5_SICR      0x068           /* SIA Connectivity Register */
  33 #define DE4X5_APROM     0x048           /* Ethernet Address PROM */
  34
  35 /* Register bits. */
  36 #define BMR_SWR         0x00000001      /* Software Reset */
  37 #define STS_TS          0x00700000      /* Transmit Process State */
  38 #define STS_RS          0x000e0000      /* Receive Process State */
  39 #define OMR_ST          0x00002000      /* Start/Stop Transmission Command */
  40 #define OMR_SR          0x00000002      /* Start/Stop Receive */
  41 #define OMR_PS          0x00040000      /* Port Select */
  42 #define OMR_SDP         0x02000000      /* SD Polarity - MUST BE ASSERTED */
  43 #define OMR_PM          0x00000080      /* Pass All Multicast */
  44
  45 /* Descriptor bits. */
  46 #define R_OWN           0x80000000      /* Own Bit */
  47 #define RD_RER          0x02000000      /* Receive End Of Ring */
  48 #define RD_LS           0x00000100      /* Last Descriptor */
  49 #define RD_ES           0x00008000      /* Error Summary */
  50 #define TD_TER          0x02000000      /* Transmit End Of Ring */
  51 #define T_OWN           0x80000000      /* Own Bit */
  52 #define TD_LS           0x40000000      /* Last Segment */
  53 #define TD_FS           0x20000000      /* First Segment */
  54 #define TD_ES           0x00008000      /* Error Summary */
  55 #define TD_SET          0x08000000      /* Setup Packet */
  56
  57 /* The EEPROM commands include the alway-set leading bit. */
  58 #define SROM_WRITE_CMD  5
  59 #define SROM_READ_CMD   6
  60 #define SROM_ERASE_CMD  7
  61
  62 #define SROM_HWADD      0x0014          /* Hardware Address offset in SROM */
  63 #define SROM_RD         0x00004000      /* Read from Boot ROM */
  64 #define EE_DATA_WRITE   0x04            /* EEPROM chip data in. */
  65 #define EE_WRITE_0      0x4801
  66 #define EE_WRITE_1      0x4805
  67 #define EE_DATA_READ    0x08            /* EEPROM chip data out. */
  68 #define SROM_SR         0x00000800      /* Select Serial ROM when set */
  69
  70 #define DT_IN           0x00000004      /* Serial Data In */
  71 #define DT_CLK          0x00000002      /* Serial ROM Clock */
  72 #define DT_CS           0x00000001      /* Serial ROM Chip Select */
  73
  74 #define POLL_DEMAND     1
  75
  76 #define RESET_DE4X5(dev) {\
  77     int i;\
  78     i = INL(dev, DE4X5_BMR);\
  79     udelay(1000);\
  80     OUTL(dev, i | BMR_SWR, DE4X5_BMR);\
  81     udelay(1000);\
  82     OUTL(dev, i, DE4X5_BMR);\
  83     udelay(1000);\
  84     for (i = 0; i < 5; i++) {INL(dev, DE4X5_BMR); udelay(10000); } \
  85     udelay(1000);\
  86 }
  87
  88 #define START_DE4X5(dev) {\
  89     s32 omr; \
  90     omr = INL(dev, DE4X5_OMR);\
  91     omr |= OMR_ST | OMR_SR;\
  92     OUTL(dev, omr, DE4X5_OMR);          /* Enable the TX and/or RX */\
  93 }
  94
  95 #define STOP_DE4X5(dev) {\
  96     s32 omr; \
  97     omr = INL(dev, DE4X5_OMR);\
  98     omr &= ~(OMR_ST | OMR_SR);\
  99     OUTL(dev, omr, DE4X5_OMR);          /* Disable the TX and/or RX */ \
 100 }
 101
 102 #define NUM_RX_DESC PKTBUFSRX
 103 #define NUM_TX_DESC 1                   /* Number of TX descriptors   */
 104 #define RX_BUFF_SZ  PKTSIZE_ALIGN
 105
 106 #define TOUT_LOOP   1000000
 107
 108 #define SETUP_FRAME_LEN 192
 109
 110 struct de4x5_desc {
 111         volatile s32 status;
 112         u32 des1;
 113         u32 buf;
 114         u32 next;
 115 };
 116
 117 /* RX and TX descriptor ring */
 118 static struct de4x5_desc rx_ring[NUM_RX_DESC] __aligned(32);
 119 static struct de4x5_desc tx_ring[NUM_TX_DESC] __aligned(32);
 120 static int rx_new;      /* RX descriptor ring pointer */
 121 static int tx_new;      /* TX descriptor ring pointer */
 122
 123 static char rx_ring_size;
 124 static char tx_ring_size;
 125
 126 static void  sendto_srom(struct eth_device *dev, u_int command, u_long addr);
 127 static int   getfrom_srom(struct eth_device *dev, u_long addr);
 128 static int   do_eeprom_cmd(struct eth_device *dev, u_long ioaddr,
 129                            int cmd, int cmd_len);
 130 static int   do_read_eeprom(struct eth_device *dev, u_long ioaddr,
 131                             int location, int addr_len);
 132 #ifdef UPDATE_SROM
 133 static int   write_srom(struct eth_device *dev, u_long ioaddr,
 134                         int index, int new_value);
 135 static void  update_srom(struct eth_device *dev, bd_t *bis);
 136 #endif
 137 static int   read_srom(struct eth_device *dev, u_long ioaddr, int index);
 138 static void  read_hw_addr(struct eth_device *dev, bd_t *bis);
 139 static void  send_setup_frame(struct eth_device *dev, bd_t *bis);
 140
 141 static int   dc21x4x_init(struct eth_device *dev, bd_t *bis);
 142 static int   dc21x4x_send(struct eth_device *dev, void *packet, int length);
 143 static int   dc21x4x_recv(struct eth_device *dev);
 144 static void  dc21x4x_halt(struct eth_device *dev);
 145
 146 #if defined(CONFIG_E500)
 147 #define phys_to_bus(a) (a)
 148 #else
 149 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
 150 #endif
 151
 152 static int INL(struct eth_device *dev, u_long addr)
 153 {
 154         return le32_to_cpu(*(volatile u_long *)(addr + dev->iobase));
 155 }
 156
 157 static void OUTL(struct eth_device *dev, int command, u_long addr)
 158 {
 159         *(volatile u_long *)(addr + dev->iobase) = cpu_to_le32(command);
 160 }
 161
 162 static struct pci_device_id supported[] = {
 163         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_TULIP_FAST },
 164         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_21142 },
 165         { }
 166 };
 167
 168 int dc21x4x_initialize(bd_t *bis)
 169 {
 170         struct eth_device *dev;
 171         unsigned short status;
 172         unsigned char timer;
 173         unsigned int iobase;
 174         int card_number = 0;
 175         pci_dev_t devbusfn;
 176         unsigned int cfrv;
 177         int idx = 0;
 178
 179         while (1) {
 180                 devbusfn = pci_find_devices(supported, idx++);
 181                 if (devbusfn == -1)
 182                         break;
 183
 184                 /* Get the chip configuration revision register. */
 185                 pci_read_config_dword(devbusfn, PCI_REVISION_ID, &cfrv);
 186
 187                 if ((cfrv & CFRV_RN) < DC2114x_BRK) {
 188                         printf("Error: The chip is not DC21143.\n");
 189                         continue;
 190                 }
 191
 192                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 193                 status |= PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER;
 194                 pci_write_config_word(devbusfn, PCI_COMMAND, status);
 195
 196                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 197                 if (!(status & PCI_COMMAND_MEMORY)) {
 198                         printf("Error: Can not enable MEMORY access.\n");
 199                         continue;
 200                 }
 201
 202                 if (!(status & PCI_COMMAND_MASTER)) {
 203                         printf("Error: Can not enable Bus Mastering.\n");
 204                         continue;
 205                 }
 206
 207                 /* Check the latency timer for values >= 0x60. */
 208                 pci_read_config_byte(devbusfn, PCI_LATENCY_TIMER, &timer);
 209
 210                 if (timer < 0x60) {
 211                         pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER,
 212                                               0x60);
 213                 }
 214
 215                 /* read BAR for memory space access */
 216                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &iobase);
 217                 iobase &= PCI_BASE_ADDRESS_MEM_MASK;
 218                 debug("dc21x4x: DEC 21142 PCI Device @0x%x\n", iobase);
 219
 220                 dev = (struct eth_device *)malloc(sizeof(*dev));
 221                 if (!dev) {
 222                         printf("Can not allocalte memory of dc21x4x\n");
 223                         break;
 224                 }
 225
 226                 memset(dev, 0, sizeof(*dev));
 227
 228                 sprintf(dev->name, "dc21x4x#%d", card_number);
 229
 230                 dev->iobase = pci_mem_to_phys(devbusfn, iobase);
 231                 dev->priv = (void *)devbusfn;
 232                 dev->init = dc21x4x_init;
 233                 dev->halt = dc21x4x_halt;
 234                 dev->send = dc21x4x_send;
 235                 dev->recv = dc21x4x_recv;
 236
 237                 /* Ensure we're not sleeping. */
 238                 pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 239
 240                 udelay(10 * 1000);
 241
 242                 read_hw_addr(dev, bis);
 243
 244                 eth_register(dev);
 245
 246                 card_number++;
 247         }
 248
 249         return card_number;
 250 }
 251
 252 static int dc21x4x_init(struct eth_device *dev, bd_t *bis)
 253 {
 254         int i;
 255         int devbusfn = (int)dev->priv;
 256
 257         /* Ensure we're not sleeping. */
 258         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 259
 260         RESET_DE4X5(dev);
 261
 262         if ((INL(dev, DE4X5_STS) & (STS_TS | STS_RS)) != 0) {
 263                 printf("Error: Cannot reset ethernet controller.\n");
 264                 return -1;
 265         }
 266
 267         OUTL(dev, OMR_SDP | OMR_PS | OMR_PM, DE4X5_OMR);
 268
 269         for (i = 0; i < NUM_RX_DESC; i++) {
 270                 rx_ring[i].status = cpu_to_le32(R_OWN);
 271                 rx_ring[i].des1 = cpu_to_le32(RX_BUFF_SZ);
 272                 rx_ring[i].buf =
 273                         cpu_to_le32(phys_to_bus((u32)net_rx_packets[i]));
 274                 rx_ring[i].next = 0;
 275         }
 276
 277         for (i = 0; i < NUM_TX_DESC; i++) {
 278                 tx_ring[i].status = 0;
 279                 tx_ring[i].des1 = 0;
 280                 tx_ring[i].buf = 0;
 281                 tx_ring[i].next = 0;
 282         }
 283
 284         rx_ring_size = NUM_RX_DESC;
 285         tx_ring_size = NUM_TX_DESC;
 286
 287         /* Write the end of list marker to the descriptor lists. */
 288         rx_ring[rx_ring_size - 1].des1 |= cpu_to_le32(RD_RER);
 289         tx_ring[tx_ring_size - 1].des1 |= cpu_to_le32(TD_TER);
 290
 291         /* Tell the adapter where the TX/RX rings are located. */
 292         OUTL(dev, phys_to_bus((u32)&rx_ring), DE4X5_RRBA);
 293         OUTL(dev, phys_to_bus((u32)&tx_ring), DE4X5_TRBA);
 294
 295         START_DE4X5(dev);
 296
 297         tx_new = 0;
 298         rx_new = 0;
 299
 300         send_setup_frame(dev, bis);
 301
 302         return 0;
 303 }
 304
 305 static int dc21x4x_send(struct eth_device *dev, void *packet, int length)
 306 {
 307         int status = -1;
 308         int i;
 309
 310         if (length <= 0) {
 311                 printf("%s: bad packet size: %d\n", dev->name, length);
 312                 goto done;
 313         }
 314
 315         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 316                 if (i < TOUT_LOOP)
 317                         continue;
 318
 319                 printf("%s: tx error buffer not ready\n", dev->name);
 320                 goto done;
 321         }
 322
 323         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32)packet));
 324         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_LS | TD_FS | length);
 325         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 326
 327         OUTL(dev, POLL_DEMAND, DE4X5_TPD);
 328
 329         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 330                 if (i < TOUT_LOOP)
 331                         continue;
 332
 333                 printf(".%s: tx buffer not ready\n", dev->name);
 334                 goto done;
 335         }
 336
 337         if (le32_to_cpu(tx_ring[tx_new].status) & TD_ES) {
 338                 tx_ring[tx_new].status = 0x0;
 339                 goto done;
 340         }
 341
 342         status = length;
 343
 344 done:
 345         tx_new = (tx_new + 1) % NUM_TX_DESC;
 346         return status;
 347 }
 348
 349 static int dc21x4x_recv(struct eth_device *dev)
 350 {
 351         int length = 0;
 352         u32 status;
 353
 354         while (true) {
 355                 status = le32_to_cpu(rx_ring[rx_new].status);
 356
 357                 if (status & R_OWN)
 358                         break;
 359
 360                 if (status & RD_LS) {
 361                         /* Valid frame status. */
 362                         if (status & RD_ES) {
 363                                 /* There was an error. */
 364                                 printf("RX error status = 0x%08X\n", status);
 365                         } else {
 366                                 /* A valid frame received. */
 367                                 length = (le32_to_cpu(rx_ring[rx_new].status)
 368                                           >> 16);
 369
 370                                 /* Pass the packet up to the protocol layers */
 371                                 net_process_received_packet
 372                                         (net_rx_packets[rx_new], length - 4);
 373                         }
 374
 375                         /*
 376                          * Change buffer ownership for this frame,
 377                          * back to the adapter.
 378                          */
 379                         rx_ring[rx_new].status = cpu_to_le32(R_OWN);
 380                 }
 381
 382                 /* Update entry information. */
 383                 rx_new = (rx_new + 1) % rx_ring_size;
 384         }
 385
 386         return length;
 387 }
 388
 389 static void dc21x4x_halt(struct eth_device *dev)
 390 {
 391         int devbusfn = (int)dev->priv;
 392
 393         STOP_DE4X5(dev);
 394         OUTL(dev, 0, DE4X5_SICR);
 395
 396         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, SLEEP);
 397 }
 398
 399 static void send_setup_frame(struct eth_device *dev, bd_t *bis)
 400 {
 401         char setup_frame[SETUP_FRAME_LEN];
 402         char *pa = &setup_frame[0];
 403         int i;
 404
 405         memset(pa, 0xff, SETUP_FRAME_LEN);
 406
 407         for (i = 0; i < ETH_ALEN; i++) {
 408                 *(pa + (i & 1)) = dev->enetaddr[i];
 409                 if (i & 0x01)
 410                         pa += 4;
 411         }
 412
 413         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 414                 if (i < TOUT_LOOP)
 415                         continue;
 416
 417                 printf("%s: tx error buffer not ready\n", dev->name);
 418                 return;
 419         }
 420
 421         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32)&setup_frame[0]));
 422         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_SET | SETUP_FRAME_LEN);
 423         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 424
 425         OUTL(dev, POLL_DEMAND, DE4X5_TPD);
 426
 427         for (i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 428                 if (i < TOUT_LOOP)
 429                         continue;
 430
 431                 printf("%s: tx buffer not ready\n", dev->name);
 432                 return;
 433         }
 434
 435         if (le32_to_cpu(tx_ring[tx_new].status) != 0x7FFFFFFF) {
 436                 printf("TX error status2 = 0x%08X\n",
 437                        le32_to_cpu(tx_ring[tx_new].status));
 438         }
 439
 440         tx_new = (tx_new + 1) % NUM_TX_DESC;
 441 }
 442
 443 /* SROM Read and write routines. */
 444 static void sendto_srom(struct eth_device *dev, u_int command, u_long addr)
 445 {
 446         OUTL(dev, command, addr);
 447         udelay(1);
 448 }
 449
 450 static int getfrom_srom(struct eth_device *dev, u_long addr)
 451 {
 452         s32 tmp = INL(dev, addr);
 453
 454         udelay(1);
 455         return tmp;
 456 }
 457
 458 /* Note: this routine returns extra data bits for size detection. */
 459 static int do_read_eeprom(struct eth_device *dev, u_long ioaddr, int location,
 460                           int addr_len)
 461 {
 462         int read_cmd = location | (SROM_READ_CMD << addr_len);
 463         unsigned int retval = 0;
 464         int i;
 465
 466         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 467         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 468
 469 #ifdef DEBUG_SROM
 470         printf(" EEPROM read at %d ", location);
 471 #endif
 472
 473         /* Shift the read command bits out. */
 474         for (i = 4 + addr_len; i >= 0; i--) {
 475                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 476
 477                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval,
 478                             ioaddr);
 479                 udelay(10);
 480                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval | DT_CLK,
 481                             ioaddr);
 482                 udelay(10);
 483 #ifdef DEBUG_SROM2
 484                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 485 #endif
 486                 retval = (retval << 1) |
 487                          !!(getfrom_srom(dev, ioaddr) & EE_DATA_READ);
 488         }
 489
 490         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 491
 492 #ifdef DEBUG_SROM2
 493         printf(" :%X:", getfrom_srom(dev, ioaddr) & 15);
 494 #endif
 495
 496         for (i = 16; i > 0; i--) {
 497                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 498                 udelay(10);
 499 #ifdef DEBUG_SROM2
 500                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 501 #endif
 502                 retval = (retval << 1) |
 503                          !!(getfrom_srom(dev, ioaddr) & EE_DATA_READ);
 504                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 505                 udelay(10);
 506         }
 507
 508         /* Terminate the EEPROM access. */
 509         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 510
 511 #ifdef DEBUG_SROM2
 512         printf(" EEPROM value at %d is %5.5x.\n", location, retval);
 513 #endif
 514
 515         return retval;
 516 }
 517
 518 /*
 519  * This executes a generic EEPROM command, typically a write or write
 520  * enable. It returns the data output from the EEPROM, and thus may
 521  * also be used for reads.
 522  */
 523 static int do_eeprom_cmd(struct eth_device *dev, u_long ioaddr, int cmd,
 524                          int cmd_len)
 525 {
 526         unsigned int retval = 0;
 527
 528 #ifdef DEBUG_SROM
 529         printf(" EEPROM op 0x%x: ", cmd);
 530 #endif
 531
 532         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 533
 534         /* Shift the command bits out. */
 535         do {
 536                 short dataval = (cmd & BIT(cmd_len)) ? EE_WRITE_1 : EE_WRITE_0;
 537
 538                 sendto_srom(dev, dataval, ioaddr);
 539                 udelay(10);
 540
 541 #ifdef DEBUG_SROM2
 542                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 543 #endif
 544
 545                 sendto_srom(dev, dataval | DT_CLK, ioaddr);
 546                 udelay(10);
 547                 retval = (retval << 1) |
 548                          !!(getfrom_srom(dev, ioaddr) & EE_DATA_READ);
 549         } while (--cmd_len >= 0);
 550
 551         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 552
 553         /* Terminate the EEPROM access. */
 554         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 555
 556 #ifdef DEBUG_SROM
 557         printf(" EEPROM result is 0x%5.5x.\n", retval);
 558 #endif
 559
 560         return retval;
 561 }
 562
 563 static int read_srom(struct eth_device *dev, u_long ioaddr, int index)
 564 {
 565         int ee_addr_size;
 566
 567         ee_addr_size = (do_read_eeprom(dev, ioaddr, 0xff, 8) & BIT(18)) ? 8 : 6;
 568
 569         return do_eeprom_cmd(dev, ioaddr, 0xffff |
 570                              (((SROM_READ_CMD << ee_addr_size) | index) << 16),
 571                              3 + ee_addr_size + 16);
 572 }
 573
 574 #ifdef UPDATE_SROM
 575 static int write_srom(struct eth_device *dev, u_long ioaddr, int index,
 576                       int new_value)
 577 {
 578         unsigned short newval;
 579         int ee_addr_size;
 580         int i;
 581
 582         ee_addr_size = (do_read_eeprom(dev, ioaddr, 0xff, 8) & BIT(18)) ? 8 : 6;
 583
 584         udelay(10 * 1000); /* test-only */
 585
 586 #ifdef DEBUG_SROM
 587         printf("ee_addr_size=%d.\n", ee_addr_size);
 588         printf("Writing new entry 0x%4.4x to offset %d.\n", new_value, index);
 589 #endif
 590
 591         /* Enable programming modes. */
 592         do_eeprom_cmd(dev, ioaddr, 0x4f << (ee_addr_size - 4),
 593                       3 + ee_addr_size);
 594
 595         /* Do the actual write. */
 596         do_eeprom_cmd(dev, ioaddr, new_value |
 597                       (((SROM_WRITE_CMD << ee_addr_size) | index) << 16),
 598                       3 + ee_addr_size + 16);
 599
 600         /* Poll for write finished. */
 601         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 602         for (i = 0; i < 10000; i++) {   /* Typical 2000 ticks */
 603                 if (getfrom_srom(dev, ioaddr) & EE_DATA_READ)
 604                         break;
 605         }
 606
 607 #ifdef DEBUG_SROM
 608         printf(" Write finished after %d ticks.\n", i);
 609 #endif
 610
 611         /* Disable programming. */
 612         do_eeprom_cmd(dev, ioaddr, (0x40 << (ee_addr_size - 4)),
 613                       3 + ee_addr_size);
 614
 615         /* And read the result. */
 616         newval = do_eeprom_cmd(dev, ioaddr,
 617                                (((SROM_READ_CMD << ee_addr_size) | index) << 16)
 618                                | 0xffff, 3 + ee_addr_size + 16);
 619 #ifdef DEBUG_SROM
 620         printf("  New value at offset %d is %4.4x.\n", index, newval);
 621 #endif
 622
 623         return 1;
 624 }
 625 #endif
 626
 627 static void read_hw_addr(struct eth_device *dev, bd_t *bis)
 628 {
 629         u_short tmp, *p = (u_short *)(&dev->enetaddr[0]);
 630         int i, j = 0;
 631
 632         for (i = 0; i < (ETH_ALEN >> 1); i++) {
 633                 tmp = read_srom(dev, DE4X5_APROM, (SROM_HWADD >> 1) + i);
 634                 *p = le16_to_cpu(tmp);
 635                 j += *p++;
 636         }
 637
 638         if (!j || j == 0x2fffd) {
 639                 memset(dev->enetaddr, 0, ETH_ALEN);
 640                 debug("Warning: can't read HW address from SROM.\n");
 641 #ifdef UPDATE_SROM
 642                 update_srom(dev, bis);
 643 #endif
 644         }
 645 }
 646
 647 #ifdef UPDATE_SROM
 648 static void update_srom(struct eth_device *dev, bd_t *bis)
 649 {
 650         static unsigned short eeprom[0x40] = {
 651                 0x140b, 0x6610, 0x0000, 0x0000, /* 00 */
 652                 0x0000, 0x0000, 0x0000, 0x0000, /* 04 */
 653                 0x00a3, 0x0103, 0x0000, 0x0000, /* 08 */
 654                 0x0000, 0x1f00, 0x0000, 0x0000, /* 0c */
 655                 0x0108, 0x038d, 0x0000, 0x0000, /* 10 */
 656                 0xe078, 0x0001, 0x0040, 0x0018, /* 14 */
 657                 0x0000, 0x0000, 0x0000, 0x0000, /* 18 */
 658                 0x0000, 0x0000, 0x0000, 0x0000, /* 1c */
 659                 0x0000, 0x0000, 0x0000, 0x0000, /* 20 */
 660                 0x0000, 0x0000, 0x0000, 0x0000, /* 24 */
 661                 0x0000, 0x0000, 0x0000, 0x0000, /* 28 */
 662                 0x0000, 0x0000, 0x0000, 0x0000, /* 2c */
 663                 0x0000, 0x0000, 0x0000, 0x0000, /* 30 */
 664                 0x0000, 0x0000, 0x0000, 0x0000, /* 34 */
 665                 0x0000, 0x0000, 0x0000, 0x0000, /* 38 */
 666                 0x0000, 0x0000, 0x0000, 0x4e07, /* 3c */
 667         };
 668         uchar enetaddr[6];
 669         int i;
 670
 671         /* Ethernet Addr... */
 672         if (!eth_env_get_enetaddr("ethaddr", enetaddr))
 673                 return;
 674
 675         eeprom[0x0a] = (enetaddr[1] << 8) | enetaddr[0];
 676         eeprom[0x0b] = (enetaddr[3] << 8) | enetaddr[2];
 677         eeprom[0x0c] = (enetaddr[5] << 8) | enetaddr[4];
 678
 679         for (i = 0; i < 0x40; i++)
 680                 write_srom(dev, DE4X5_APROM, i, eeprom[i]);
 681 }
 682 #endif /* UPDATE_SROM */