drivers/net/dc2114x.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2
   3 #include <common.h>
   4 #include <env.h>
   5 #include <malloc.h>
   6 #include <net.h>
   7 #include <netdev.h>
   8 #include <pci.h>
   9
  10 #undef DEBUG_SROM
  11 #undef DEBUG_SROM2
  12
  13 #undef UPDATE_SROM
  14
  15 /* PCI Registers.
  16  */
  17 #define PCI_CFDA_PSM            0x43
  18
  19 #define CFRV_RN         0x000000f0      /* Revision Number */
  20
  21 #define WAKEUP          0x00            /* Power Saving Wakeup */
  22 #define SLEEP           0x80            /* Power Saving Sleep Mode */
  23
  24 #define DC2114x_BRK     0x0020          /* CFRV break between DC21142 & DC21143 */
  25
  26 /* Ethernet chip registers.
  27  */
  28 #define DE4X5_BMR       0x000           /* Bus Mode Register */
  29 #define DE4X5_TPD       0x008           /* Transmit Poll Demand Reg */
  30 #define DE4X5_RRBA      0x018           /* RX Ring Base Address Reg */
  31 #define DE4X5_TRBA      0x020           /* TX Ring Base Address Reg */
  32 #define DE4X5_STS       0x028           /* Status Register */
  33 #define DE4X5_OMR       0x030           /* Operation Mode Register */
  34 #define DE4X5_SICR      0x068           /* SIA Connectivity Register */
  35 #define DE4X5_APROM     0x048           /* Ethernet Address PROM */
  36
  37 /* Register bits.
  38  */
  39 #define BMR_SWR         0x00000001      /* Software Reset */
  40 #define STS_TS          0x00700000      /* Transmit Process State */
  41 #define STS_RS          0x000e0000      /* Receive Process State */
  42 #define OMR_ST          0x00002000      /* Start/Stop Transmission Command */
  43 #define OMR_SR          0x00000002      /* Start/Stop Receive */
  44 #define OMR_PS          0x00040000      /* Port Select */
  45 #define OMR_SDP         0x02000000      /* SD Polarity - MUST BE ASSERTED */
  46 #define OMR_PM          0x00000080      /* Pass All Multicast */
  47
  48 /* Descriptor bits.
  49  */
  50 #define R_OWN           0x80000000      /* Own Bit */
  51 #define RD_RER          0x02000000      /* Receive End Of Ring */
  52 #define RD_LS           0x00000100      /* Last Descriptor */
  53 #define RD_ES           0x00008000      /* Error Summary */
  54 #define TD_TER          0x02000000      /* Transmit End Of Ring */
  55 #define T_OWN           0x80000000      /* Own Bit */
  56 #define TD_LS           0x40000000      /* Last Segment */
  57 #define TD_FS           0x20000000      /* First Segment */
  58 #define TD_ES           0x00008000      /* Error Summary */
  59 #define TD_SET          0x08000000      /* Setup Packet */
  60
  61 /* The EEPROM commands include the alway-set leading bit. */
  62 #define SROM_WRITE_CMD  5
  63 #define SROM_READ_CMD   6
  64 #define SROM_ERASE_CMD  7
  65
  66 #define SROM_HWADD          0x0014      /* Hardware Address offset in SROM */
  67 #define SROM_RD         0x00004000      /* Read from Boot ROM */
  68 #define EE_DATA_WRITE         0x04      /* EEPROM chip data in. */
  69 #define EE_WRITE_0          0x4801
  70 #define EE_WRITE_1          0x4805
  71 #define EE_DATA_READ          0x08      /* EEPROM chip data out. */
  72 #define SROM_SR         0x00000800      /* Select Serial ROM when set */
  73
  74 #define DT_IN           0x00000004      /* Serial Data In */
  75 #define DT_CLK          0x00000002      /* Serial ROM Clock */
  76 #define DT_CS           0x00000001      /* Serial ROM Chip Select */
  77
  78 #define POLL_DEMAND     1
  79
  80 #define RESET_DE4X5(dev) {\
  81     int i;\
  82     i=INL(dev, DE4X5_BMR);\
  83     udelay(1000);\
  84     OUTL(dev, i | BMR_SWR, DE4X5_BMR);\
  85     udelay(1000);\
  86     OUTL(dev, i, DE4X5_BMR);\
  87     udelay(1000);\
  88     for (i=0;i<5;i++) {INL(dev, DE4X5_BMR); udelay(10000);}\
  89     udelay(1000);\
  90 }
  91
  92 #define START_DE4X5(dev) {\
  93     s32 omr; \
  94     omr = INL(dev, DE4X5_OMR);\
  95     omr |= OMR_ST | OMR_SR;\
  96     OUTL(dev, omr, DE4X5_OMR);          /* Enable the TX and/or RX */\
  97 }
  98
  99 #define STOP_DE4X5(dev) {\
 100     s32 omr; \
 101     omr = INL(dev, DE4X5_OMR);\
 102     omr &= ~(OMR_ST|OMR_SR);\
 103     OUTL(dev, omr, DE4X5_OMR);          /* Disable the TX and/or RX */ \
 104 }
 105
 106 #define NUM_RX_DESC PKTBUFSRX
 107 #define NUM_TX_DESC 1                   /* Number of TX descriptors   */
 108 #define RX_BUFF_SZ  PKTSIZE_ALIGN
 109
 110 #define TOUT_LOOP   1000000
 111
 112 #define SETUP_FRAME_LEN 192
 113
 114 struct de4x5_desc {
 115         volatile s32 status;
 116         u32 des1;
 117         u32 buf;
 118         u32 next;
 119 };
 120
 121 static struct de4x5_desc rx_ring[NUM_RX_DESC] __attribute__ ((aligned(32))); /* RX descriptor ring         */
 122 static struct de4x5_desc tx_ring[NUM_TX_DESC] __attribute__ ((aligned(32))); /* TX descriptor ring         */
 123 static int rx_new;                             /* RX descriptor ring pointer */
 124 static int tx_new;                             /* TX descriptor ring pointer */
 125
 126 static char rxRingSize;
 127 static char txRingSize;
 128
 129 static void  sendto_srom(struct eth_device* dev, u_int command, u_long addr);
 130 static int   getfrom_srom(struct eth_device* dev, u_long addr);
 131 static int   do_eeprom_cmd(struct eth_device *dev, u_long ioaddr,int cmd,int cmd_len);
 132 static int   do_read_eeprom(struct eth_device *dev,u_long ioaddr,int location,int addr_len);
 133 #ifdef UPDATE_SROM
 134 static int   write_srom(struct eth_device *dev, u_long ioaddr, int index, int new_value);
 135 static void  update_srom(struct eth_device *dev, bd_t *bis);
 136 #endif
 137 static int   read_srom(struct eth_device *dev, u_long ioaddr, int index);
 138 static void  read_hw_addr(struct eth_device* dev, bd_t * bis);
 139 static void  send_setup_frame(struct eth_device* dev, bd_t * bis);
 140
 141 static int   dc21x4x_init(struct eth_device* dev, bd_t* bis);
 142 static int   dc21x4x_send(struct eth_device *dev, void *packet, int length);
 143 static int   dc21x4x_recv(struct eth_device* dev);
 144 static void  dc21x4x_halt(struct eth_device* dev);
 145
 146 #if defined(CONFIG_E500)
 147 #define phys_to_bus(a) (a)
 148 #else
 149 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
 150 #endif
 151
 152 static int INL(struct eth_device* dev, u_long addr)
 153 {
 154         return le32_to_cpu(*(volatile u_long *)(addr + dev->iobase));
 155 }
 156
 157 static void OUTL(struct eth_device* dev, int command, u_long addr)
 158 {
 159         *(volatile u_long *)(addr + dev->iobase) = cpu_to_le32(command);
 160 }
 161
 162 static struct pci_device_id supported[] = {
 163         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_TULIP_FAST },
 164         { PCI_VENDOR_ID_DEC, PCI_DEVICE_ID_DEC_21142 },
 165         { }
 166 };
 167
 168 int dc21x4x_initialize(bd_t *bis)
 169 {
 170         int                     idx=0;
 171         int                     card_number = 0;
 172         unsigned int            cfrv;
 173         unsigned char           timer;
 174         pci_dev_t               devbusfn;
 175         unsigned int            iobase;
 176         unsigned short          status;
 177         struct eth_device*      dev;
 178
 179         while(1) {
 180                 devbusfn =  pci_find_devices(supported, idx++);
 181                 if (devbusfn == -1) {
 182                         break;
 183                 }
 184
 185                 /* Get the chip configuration revision register. */
 186                 pci_read_config_dword(devbusfn, PCI_REVISION_ID, &cfrv);
 187
 188                 if ((cfrv & CFRV_RN) < DC2114x_BRK ) {
 189                         printf("Error: The chip is not DC21143.\n");
 190                         continue;
 191                 }
 192
 193                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 194                 status |=
 195                   PCI_COMMAND_MEMORY |
 196                   PCI_COMMAND_MASTER;
 197                 pci_write_config_word(devbusfn, PCI_COMMAND, status);
 198
 199                 pci_read_config_word(devbusfn, PCI_COMMAND, &status);
 200                 if (!(status & PCI_COMMAND_MEMORY)) {
 201                         printf("Error: Can not enable MEMORY access.\n");
 202                         continue;
 203                 }
 204
 205                 if (!(status & PCI_COMMAND_MASTER)) {
 206                         printf("Error: Can not enable Bus Mastering.\n");
 207                         continue;
 208                 }
 209
 210                 /* Check the latency timer for values >= 0x60. */
 211                 pci_read_config_byte(devbusfn, PCI_LATENCY_TIMER, &timer);
 212
 213                 if (timer < 0x60) {
 214                         pci_write_config_byte(devbusfn, PCI_LATENCY_TIMER, 0x60);
 215                 }
 216
 217                 /* read BAR for memory space access */
 218                 pci_read_config_dword(devbusfn, PCI_BASE_ADDRESS_1, &iobase);
 219                 iobase &= PCI_BASE_ADDRESS_MEM_MASK;
 220                 debug ("dc21x4x: DEC 21142 PCI Device @0x%x\n", iobase);
 221
 222                 dev = (struct eth_device*) malloc(sizeof *dev);
 223
 224                 if (!dev) {
 225                         printf("Can not allocalte memory of dc21x4x\n");
 226                         break;
 227                 }
 228                 memset(dev, 0, sizeof(*dev));
 229
 230                 sprintf(dev->name, "dc21x4x#%d", card_number);
 231
 232                 dev->iobase = pci_mem_to_phys(devbusfn, iobase);
 233                 dev->priv   = (void*) devbusfn;
 234                 dev->init   = dc21x4x_init;
 235                 dev->halt   = dc21x4x_halt;
 236                 dev->send   = dc21x4x_send;
 237                 dev->recv   = dc21x4x_recv;
 238
 239                 /* Ensure we're not sleeping. */
 240                 pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 241
 242                 udelay(10 * 1000);
 243
 244                 read_hw_addr(dev, bis);
 245
 246                 eth_register(dev);
 247
 248                 card_number++;
 249         }
 250
 251         return card_number;
 252 }
 253
 254 static int dc21x4x_init(struct eth_device* dev, bd_t* bis)
 255 {
 256         int             i;
 257         int             devbusfn = (int) dev->priv;
 258
 259         /* Ensure we're not sleeping. */
 260         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, WAKEUP);
 261
 262         RESET_DE4X5(dev);
 263
 264         if ((INL(dev, DE4X5_STS) & (STS_TS | STS_RS)) != 0) {
 265                 printf("Error: Cannot reset ethernet controller.\n");
 266                 return -1;
 267         }
 268
 269         OUTL(dev, OMR_SDP | OMR_PS | OMR_PM, DE4X5_OMR);
 270
 271         for (i = 0; i < NUM_RX_DESC; i++) {
 272                 rx_ring[i].status = cpu_to_le32(R_OWN);
 273                 rx_ring[i].des1 = cpu_to_le32(RX_BUFF_SZ);
 274                 rx_ring[i].buf = cpu_to_le32(
 275                         phys_to_bus((u32)net_rx_packets[i]));
 276                 rx_ring[i].next = 0;
 277         }
 278
 279         for (i=0; i < NUM_TX_DESC; i++) {
 280                 tx_ring[i].status = 0;
 281                 tx_ring[i].des1 = 0;
 282                 tx_ring[i].buf = 0;
 283                 tx_ring[i].next = 0;
 284         }
 285
 286         rxRingSize = NUM_RX_DESC;
 287         txRingSize = NUM_TX_DESC;
 288
 289         /* Write the end of list marker to the descriptor lists. */
 290         rx_ring[rxRingSize - 1].des1 |= cpu_to_le32(RD_RER);
 291         tx_ring[txRingSize - 1].des1 |= cpu_to_le32(TD_TER);
 292
 293         /* Tell the adapter where the TX/RX rings are located. */
 294         OUTL(dev, phys_to_bus((u32) &rx_ring), DE4X5_RRBA);
 295         OUTL(dev, phys_to_bus((u32) &tx_ring), DE4X5_TRBA);
 296
 297         START_DE4X5(dev);
 298
 299         tx_new = 0;
 300         rx_new = 0;
 301
 302         send_setup_frame(dev, bis);
 303
 304         return 0;
 305 }
 306
 307 static int dc21x4x_send(struct eth_device *dev, void *packet, int length)
 308 {
 309         int             status = -1;
 310         int             i;
 311
 312         if (length <= 0) {
 313                 printf("%s: bad packet size: %d\n", dev->name, length);
 314                 goto Done;
 315         }
 316
 317         for(i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 318                 if (i >= TOUT_LOOP) {
 319                         printf("%s: tx error buffer not ready\n", dev->name);
 320                         goto Done;
 321                 }
 322         }
 323
 324         tx_ring[tx_new].buf    = cpu_to_le32(phys_to_bus((u32) packet));
 325         tx_ring[tx_new].des1   = cpu_to_le32(TD_TER | TD_LS | TD_FS | length);
 326         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 327
 328         OUTL(dev, POLL_DEMAND, DE4X5_TPD);
 329
 330         for(i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 331                 if (i >= TOUT_LOOP) {
 332                         printf(".%s: tx buffer not ready\n", dev->name);
 333                         goto Done;
 334                 }
 335         }
 336
 337         if (le32_to_cpu(tx_ring[tx_new].status) & TD_ES) {
 338 #if 0 /* test-only */
 339                 printf("TX error status = 0x%08X\n",
 340                         le32_to_cpu(tx_ring[tx_new].status));
 341 #endif
 342                 tx_ring[tx_new].status = 0x0;
 343                 goto Done;
 344         }
 345
 346         status = length;
 347
 348  Done:
 349     tx_new = (tx_new+1) % NUM_TX_DESC;
 350         return status;
 351 }
 352
 353 static int dc21x4x_recv(struct eth_device* dev)
 354 {
 355         s32             status;
 356         int             length    = 0;
 357
 358         for ( ; ; ) {
 359                 status = (s32)le32_to_cpu(rx_ring[rx_new].status);
 360
 361                 if (status & R_OWN) {
 362                         break;
 363                 }
 364
 365                 if (status & RD_LS) {
 366                         /* Valid frame status.
 367                          */
 368                         if (status & RD_ES) {
 369
 370                                 /* There was an error.
 371                                  */
 372                                 printf("RX error status = 0x%08X\n", status);
 373                         } else {
 374                                 /* A valid frame received.
 375                                  */
 376                                 length = (le32_to_cpu(rx_ring[rx_new].status) >> 16);
 377
 378                                 /* Pass the packet up to the protocol
 379                                  * layers.
 380                                  */
 381                                 net_process_received_packet(
 382                                         net_rx_packets[rx_new], length - 4);
 383                         }
 384
 385                         /* Change buffer ownership for this frame, back
 386                          * to the adapter.
 387                          */
 388                         rx_ring[rx_new].status = cpu_to_le32(R_OWN);
 389                 }
 390
 391                 /* Update entry information.
 392                  */
 393                 rx_new = (rx_new + 1) % rxRingSize;
 394         }
 395
 396         return length;
 397 }
 398
 399 static void dc21x4x_halt(struct eth_device* dev)
 400 {
 401         int             devbusfn = (int) dev->priv;
 402
 403         STOP_DE4X5(dev);
 404         OUTL(dev, 0, DE4X5_SICR);
 405
 406         pci_write_config_byte(devbusfn, PCI_CFDA_PSM, SLEEP);
 407 }
 408
 409 static void send_setup_frame(struct eth_device* dev, bd_t *bis)
 410 {
 411         int             i;
 412         char    setup_frame[SETUP_FRAME_LEN];
 413         char    *pa = &setup_frame[0];
 414
 415         memset(pa, 0xff, SETUP_FRAME_LEN);
 416
 417         for (i = 0; i < ETH_ALEN; i++) {
 418                 *(pa + (i & 1)) = dev->enetaddr[i];
 419                 if (i & 0x01) {
 420                         pa += 4;
 421                 }
 422         }
 423
 424         for(i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 425                 if (i >= TOUT_LOOP) {
 426                         printf("%s: tx error buffer not ready\n", dev->name);
 427                         goto Done;
 428                 }
 429         }
 430
 431         tx_ring[tx_new].buf = cpu_to_le32(phys_to_bus((u32) &setup_frame[0]));
 432         tx_ring[tx_new].des1 = cpu_to_le32(TD_TER | TD_SET| SETUP_FRAME_LEN);
 433         tx_ring[tx_new].status = cpu_to_le32(T_OWN);
 434
 435         OUTL(dev, POLL_DEMAND, DE4X5_TPD);
 436
 437         for(i = 0; tx_ring[tx_new].status & cpu_to_le32(T_OWN); i++) {
 438                 if (i >= TOUT_LOOP) {
 439                         printf("%s: tx buffer not ready\n", dev->name);
 440                         goto Done;
 441                 }
 442         }
 443
 444         if (le32_to_cpu(tx_ring[tx_new].status) != 0x7FFFFFFF) {
 445                 printf("TX error status2 = 0x%08X\n", le32_to_cpu(tx_ring[tx_new].status));
 446         }
 447         tx_new = (tx_new+1) % NUM_TX_DESC;
 448
 449 Done:
 450         return;
 451 }
 452
 453 /* SROM Read and write routines. */
 454 static void
 455 sendto_srom(struct eth_device* dev, u_int command, u_long addr)
 456 {
 457         OUTL(dev, command, addr);
 458         udelay(1);
 459 }
 460
 461 static int
 462 getfrom_srom(struct eth_device* dev, u_long addr)
 463 {
 464         s32 tmp;
 465
 466         tmp = INL(dev, addr);
 467         udelay(1);
 468
 469         return tmp;
 470 }
 471
 472 /* Note: this routine returns extra data bits for size detection. */
 473 static int do_read_eeprom(struct eth_device *dev, u_long ioaddr, int location, int addr_len)
 474 {
 475         int i;
 476         unsigned retval = 0;
 477         int read_cmd = location | (SROM_READ_CMD << addr_len);
 478
 479         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 480         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 481
 482 #ifdef DEBUG_SROM
 483         printf(" EEPROM read at %d ", location);
 484 #endif
 485
 486         /* Shift the read command bits out. */
 487         for (i = 4 + addr_len; i >= 0; i--) {
 488                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 489                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval, ioaddr);
 490                 udelay(10);
 491                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | dataval | DT_CLK, ioaddr);
 492                 udelay(10);
 493 #ifdef DEBUG_SROM2
 494                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 495 #endif
 496                 retval = (retval << 1) | ((getfrom_srom(dev, ioaddr) & EE_DATA_READ) ? 1 : 0);
 497         }
 498
 499         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 500
 501 #ifdef DEBUG_SROM2
 502         printf(" :%X:", getfrom_srom(dev, ioaddr) & 15);
 503 #endif
 504
 505         for (i = 16; i > 0; i--) {
 506                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 507                 udelay(10);
 508 #ifdef DEBUG_SROM2
 509                 printf("%X", getfrom_srom(dev, ioaddr) & 15);
 510 #endif
 511                 retval = (retval << 1) | ((getfrom_srom(dev, ioaddr) & EE_DATA_READ) ? 1 : 0);
 512                 sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 513                 udelay(10);
 514         }
 515
 516         /* Terminate the EEPROM access. */
 517         sendto_srom(dev, SROM_RD | SROM_SR, ioaddr);
 518
 519 #ifdef DEBUG_SROM2
 520         printf(" EEPROM value at %d is %5.5x.\n", location, retval);
 521 #endif
 522
 523         return retval;
 524 }
 525
 526 /*
 527  * This executes a generic EEPROM command, typically a write or write
 528  * enable. It returns the data output from the EEPROM, and thus may
 529  * also be used for reads.
 530  */
 531 static int do_eeprom_cmd(struct eth_device *dev, u_long ioaddr, int cmd, int cmd_len)
 532 {
 533         unsigned retval = 0;
 534
 535 #ifdef DEBUG_SROM
 536         printf(" EEPROM op 0x%x: ", cmd);
 537 #endif
 538
 539         sendto_srom(dev,SROM_RD | SROM_SR | DT_CS | DT_CLK, ioaddr);
 540
 541         /* Shift the command bits out. */
 542         do {
 543                 short dataval = (cmd & (1 << cmd_len)) ? EE_WRITE_1 : EE_WRITE_0;
 544                 sendto_srom(dev,dataval, ioaddr);
 545                 udelay(10);
 546
 547 #ifdef DEBUG_SROM2
 548                 printf("%X", getfrom_srom(dev,ioaddr) & 15);
 549 #endif
 550
 551                 sendto_srom(dev,dataval | DT_CLK, ioaddr);
 552                 udelay(10);
 553                 retval = (retval << 1) | ((getfrom_srom(dev,ioaddr) & EE_DATA_READ) ? 1 : 0);
 554         } while (--cmd_len >= 0);
 555         sendto_srom(dev,SROM_RD | SROM_SR | DT_CS, ioaddr);
 556
 557         /* Terminate the EEPROM access. */
 558         sendto_srom(dev,SROM_RD | SROM_SR, ioaddr);
 559
 560 #ifdef DEBUG_SROM
 561         printf(" EEPROM result is 0x%5.5x.\n", retval);
 562 #endif
 563
 564         return retval;
 565 }
 566
 567 static int read_srom(struct eth_device *dev, u_long ioaddr, int index)
 568 {
 569         int ee_addr_size = do_read_eeprom(dev, ioaddr, 0xff, 8) & 0x40000 ? 8 : 6;
 570
 571         return do_eeprom_cmd(dev, ioaddr,
 572                              (((SROM_READ_CMD << ee_addr_size) | index) << 16)
 573                              | 0xffff, 3 + ee_addr_size + 16);
 574 }
 575
 576 #ifdef UPDATE_SROM
 577 static int write_srom(struct eth_device *dev, u_long ioaddr, int index, int new_value)
 578 {
 579         int ee_addr_size = do_read_eeprom(dev, ioaddr, 0xff, 8) & 0x40000 ? 8 : 6;
 580         int i;
 581         unsigned short newval;
 582
 583         udelay(10*1000); /* test-only */
 584
 585 #ifdef DEBUG_SROM
 586         printf("ee_addr_size=%d.\n", ee_addr_size);
 587         printf("Writing new entry 0x%4.4x to offset %d.\n", new_value, index);
 588 #endif
 589
 590         /* Enable programming modes. */
 591         do_eeprom_cmd(dev, ioaddr, (0x4f << (ee_addr_size-4)), 3+ee_addr_size);
 592
 593         /* Do the actual write. */
 594         do_eeprom_cmd(dev, ioaddr,
 595                       (((SROM_WRITE_CMD<<ee_addr_size)|index) << 16) | new_value,
 596                       3 + ee_addr_size + 16);
 597
 598         /* Poll for write finished. */
 599         sendto_srom(dev, SROM_RD | SROM_SR | DT_CS, ioaddr);
 600         for (i = 0; i < 10000; i++)                     /* Typical 2000 ticks */
 601                 if (getfrom_srom(dev, ioaddr) & EE_DATA_READ)
 602                         break;
 603
 604 #ifdef DEBUG_SROM
 605         printf(" Write finished after %d ticks.\n", i);
 606 #endif
 607
 608         /* Disable programming. */
 609         do_eeprom_cmd(dev, ioaddr, (0x40 << (ee_addr_size-4)), 3 + ee_addr_size);
 610
 611         /* And read the result. */
 612         newval = do_eeprom_cmd(dev, ioaddr,
 613                                (((SROM_READ_CMD<<ee_addr_size)|index) << 16)
 614                                | 0xffff, 3 + ee_addr_size + 16);
 615 #ifdef DEBUG_SROM
 616         printf("  New value at offset %d is %4.4x.\n", index, newval);
 617 #endif
 618         return 1;
 619 }
 620 #endif
 621
 622 static void read_hw_addr(struct eth_device *dev, bd_t *bis)
 623 {
 624         u_short tmp, *p = (u_short *)(&dev->enetaddr[0]);
 625         int i, j = 0;
 626
 627         for (i = 0; i < (ETH_ALEN >> 1); i++) {
 628                 tmp = read_srom(dev, DE4X5_APROM, ((SROM_HWADD >> 1) + i));
 629                 *p = le16_to_cpu(tmp);
 630                 j += *p++;
 631         }
 632
 633         if ((j == 0) || (j == 0x2fffd)) {
 634                 memset (dev->enetaddr, 0, ETH_ALEN);
 635                 debug ("Warning: can't read HW address from SROM.\n");
 636                 goto Done;
 637         }
 638
 639         return;
 640
 641 Done:
 642 #ifdef UPDATE_SROM
 643         update_srom(dev, bis);
 644 #endif
 645         return;
 646 }
 647
 648 #ifdef UPDATE_SROM
 649 static void update_srom(struct eth_device *dev, bd_t *bis)
 650 {
 651         int i;
 652         static unsigned short eeprom[0x40] = {
 653                 0x140b, 0x6610, 0x0000, 0x0000, /* 00 */
 654                 0x0000, 0x0000, 0x0000, 0x0000, /* 04 */
 655                 0x00a3, 0x0103, 0x0000, 0x0000, /* 08 */
 656                 0x0000, 0x1f00, 0x0000, 0x0000, /* 0c */
 657                 0x0108, 0x038d, 0x0000, 0x0000, /* 10 */
 658                 0xe078, 0x0001, 0x0040, 0x0018, /* 14 */
 659                 0x0000, 0x0000, 0x0000, 0x0000, /* 18 */
 660                 0x0000, 0x0000, 0x0000, 0x0000, /* 1c */
 661                 0x0000, 0x0000, 0x0000, 0x0000, /* 20 */
 662                 0x0000, 0x0000, 0x0000, 0x0000, /* 24 */
 663                 0x0000, 0x0000, 0x0000, 0x0000, /* 28 */
 664                 0x0000, 0x0000, 0x0000, 0x0000, /* 2c */
 665                 0x0000, 0x0000, 0x0000, 0x0000, /* 30 */
 666                 0x0000, 0x0000, 0x0000, 0x0000, /* 34 */
 667                 0x0000, 0x0000, 0x0000, 0x0000, /* 38 */
 668                 0x0000, 0x0000, 0x0000, 0x4e07, /* 3c */
 669         };
 670         uchar enetaddr[6];
 671
 672         /* Ethernet Addr... */
 673         if (!eth_env_get_enetaddr("ethaddr", enetaddr))
 674                 return;
 675         eeprom[0x0a] = (enetaddr[1] << 8) | enetaddr[0];
 676         eeprom[0x0b] = (enetaddr[3] << 8) | enetaddr[2];
 677         eeprom[0x0c] = (enetaddr[5] << 8) | enetaddr[4];
 678
 679         for (i=0; i<0x40; i++) {
 680                 write_srom(dev, DE4X5_APROM, i, eeprom[i]);
 681         }
 682 }
 683 #endif  /* UPDATE_SROM */