drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Andy Fleming
   5  *
   6  * Based vaguely on the pxa mmc code:
   7  * (C) Copyright 2003
   8  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <command.h>
  14 #include <clk.h>
  15 #include <errno.h>
  16 #include <hwconfig.h>
  17 #include <mmc.h>
  18 #include <part.h>
  19 #include <power/regulator.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/io.h>
  24 #include <dm.h>
  25 #include <asm-generic/gpio.h>
  26 #include <dm/pinctrl.h>
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 #define SDHCI_IRQ_EN_BITS               (IRQSTATEN_CC | IRQSTATEN_TC | \
  31                                 IRQSTATEN_CINT | \
  32                                 IRQSTATEN_CTOE | IRQSTATEN_CCE | IRQSTATEN_CEBE | \
  33                                 IRQSTATEN_CIE | IRQSTATEN_DTOE | IRQSTATEN_DCE | \
  34                                 IRQSTATEN_DEBE | IRQSTATEN_BRR | IRQSTATEN_BWR | \
  35                                 IRQSTATEN_DINT)
  36 #define MAX_TUNING_LOOP 40
  37
  38 struct fsl_esdhc {
  39         uint    dsaddr;         /* SDMA system address register */
  40         uint    blkattr;        /* Block attributes register */
  41         uint    cmdarg;         /* Command argument register */
  42         uint    xfertyp;        /* Transfer type register */
  43         uint    cmdrsp0;        /* Command response 0 register */
  44         uint    cmdrsp1;        /* Command response 1 register */
  45         uint    cmdrsp2;        /* Command response 2 register */
  46         uint    cmdrsp3;        /* Command response 3 register */
  47         uint    datport;        /* Buffer data port register */
  48         uint    prsstat;        /* Present state register */
  49         uint    proctl;         /* Protocol control register */
  50         uint    sysctl;         /* System Control Register */
  51         uint    irqstat;        /* Interrupt status register */
  52         uint    irqstaten;      /* Interrupt status enable register */
  53         uint    irqsigen;       /* Interrupt signal enable register */
  54         uint    autoc12err;     /* Auto CMD error status register */
  55         uint    hostcapblt;     /* Host controller capabilities register */
  56         uint    wml;            /* Watermark level register */
  57         uint    mixctrl;        /* For USDHC */
  58         char    reserved1[4];   /* reserved */
  59         uint    fevt;           /* Force event register */
  60         uint    admaes;         /* ADMA error status register */
  61         uint    adsaddr;        /* ADMA system address register */
  62         char    reserved2[4];
  63         uint    dllctrl;
  64         uint    dllstat;
  65         uint    clktunectrlstatus;
  66         char    reserved3[4];
  67         uint    strobe_dllctrl;
  68         uint    strobe_dllstat;
  69         char    reserved4[72];
  70         uint    vendorspec;
  71         uint    mmcboot;
  72         uint    vendorspec2;
  73         uint    tuning_ctrl;    /* on i.MX6/7/8 */
  74         char    reserved5[44];
  75         uint    hostver;        /* Host controller version register */
  76         char    reserved6[4];   /* reserved */
  77         uint    dmaerraddr;     /* DMA error address register */
  78         char    reserved7[4];   /* reserved */
  79         uint    dmaerrattr;     /* DMA error attribute register */
  80         char    reserved8[4];   /* reserved */
  81         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  82         char    reserved9[8];   /* reserved */
  83         uint    tcr;            /* Tuning control register */
  84         char    reserved10[28]; /* reserved */
  85         uint    sddirctl;       /* SD direction control register */
  86         char    reserved11[712];/* reserved */
  87         uint    scr;            /* eSDHC control register */
  88 };
  89
  90 struct fsl_esdhc_plat {
  91         struct mmc_config cfg;
  92         struct mmc mmc;
  93 };
  94
  95 struct esdhc_soc_data {
  96         u32 flags;
  97         u32 caps;
  98 };
  99
 100 /**
 101  * struct fsl_esdhc_priv
 102  *
 103  * @esdhc_regs: registers of the sdhc controller
 104  * @sdhc_clk: Current clk of the sdhc controller
 105  * @bus_width: bus width, 1bit, 4bit or 8bit
 106  * @cfg: mmc config
 107  * @mmc: mmc
 108  * Following is used when Driver Model is enabled for MMC
 109  * @dev: pointer for the device
 110  * @non_removable: 0: removable; 1: non-removable
 111  * @wp_enable: 1: enable checking wp; 0: no check
 112  * @vs18_enable: 1: use 1.8V voltage; 0: use 3.3V
 113  * @flags: ESDHC_FLAG_xx in include/fsl_esdhc.h
 114  * @caps: controller capabilities
 115  * @tuning_step: tuning step setting in tuning_ctrl register
 116  * @start_tuning_tap: the start point for tuning in tuning_ctrl register
 117  * @strobe_dll_delay_target: settings in strobe_dllctrl
 118  * @signal_voltage: indicating the current voltage
 119  * @cd_gpio: gpio for card detection
 120  * @wp_gpio: gpio for write protection
 121  */
 122 struct fsl_esdhc_priv {
 123         struct fsl_esdhc *esdhc_regs;
 124         unsigned int sdhc_clk;
 125         struct clk per_clk;
 126         unsigned int clock;
 127         unsigned int mode;
 128         unsigned int bus_width;
 129 #if !CONFIG_IS_ENABLED(BLK)
 130         struct mmc *mmc;
 131 #endif
 132         struct udevice *dev;
 133         int non_removable;
 134         int wp_enable;
 135         int vs18_enable;
 136         u32 flags;
 137         u32 caps;
 138         u32 tuning_step;
 139         u32 tuning_start_tap;
 140         u32 strobe_dll_delay_target;
 141         u32 signal_voltage;
 142 #if IS_ENABLED(CONFIG_DM_REGULATOR)
 143         struct udevice *vqmmc_dev;
 144         struct udevice *vmmc_dev;
 145 #endif
 146 #ifdef CONFIG_DM_GPIO
 147         struct gpio_desc cd_gpio;
 148         struct gpio_desc wp_gpio;
 149 #endif
 150 };
 151
 152 /* Return the XFERTYP flags for a given command and data packet */
 153 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
 154 {
 155         uint xfertyp = 0;
 156
 157         if (data) {
 158                 xfertyp |= XFERTYP_DPSEL;
 159 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 160                 xfertyp |= XFERTYP_DMAEN;
 161 #endif
 162                 if (data->blocks > 1) {
 163                         xfertyp |= XFERTYP_MSBSEL;
 164                         xfertyp |= XFERTYP_BCEN;
 165 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 166                         xfertyp |= XFERTYP_AC12EN;
 167 #endif
 168                 }
 169
 170                 if (data->flags & MMC_DATA_READ)
 171                         xfertyp |= XFERTYP_DTDSEL;
 172         }
 173
 174         if (cmd->resp_type & MMC_RSP_CRC)
 175                 xfertyp |= XFERTYP_CCCEN;
 176         if (cmd->resp_type & MMC_RSP_OPCODE)
 177                 xfertyp |= XFERTYP_CICEN;
 178         if (cmd->resp_type & MMC_RSP_136)
 179                 xfertyp |= XFERTYP_RSPTYP_136;
 180         else if (cmd->resp_type & MMC_RSP_BUSY)
 181                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 182         else if (cmd->resp_type & MMC_RSP_PRESENT)
 183                 xfertyp |= XFERTYP_RSPTYP_48;
 184
 185         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 186                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 187
 188         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 189 }
 190
 191 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 192 /*
 193  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 194  */
 195 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 196                                  struct mmc_data *data)
 197 {
 198         struct fsl_esdhc *regs = priv->esdhc_regs;
 199         uint blocks;
 200         char *buffer;
 201         uint databuf;
 202         uint size;
 203         uint irqstat;
 204         ulong start;
 205
 206         if (data->flags & MMC_DATA_READ) {
 207                 blocks = data->blocks;
 208                 buffer = data->dest;
 209                 while (blocks) {
 210                         start = get_timer(0);
 211                         size = data->blocksize;
 212                         irqstat = esdhc_read32(&regs->irqstat);
 213                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 214                                 if (get_timer(start) > PIO_TIMEOUT) {
 215                                         printf("\nData Read Failed in PIO Mode.");
 216                                         return;
 217                                 }
 218                         }
 219                         while (size && (!(irqstat & IRQSTAT_TC))) {
 220                                 udelay(100); /* Wait before last byte transfer complete */
 221                                 irqstat = esdhc_read32(&regs->irqstat);
 222                                 databuf = in_le32(&regs->datport);
 223                                 *((uint *)buffer) = databuf;
 224                                 buffer += 4;
 225                                 size -= 4;
 226                         }
 227                         blocks--;
 228                 }
 229         } else {
 230                 blocks = data->blocks;
 231                 buffer = (char *)data->src;
 232                 while (blocks) {
 233                         start = get_timer(0);
 234                         size = data->blocksize;
 235                         irqstat = esdhc_read32(&regs->irqstat);
 236                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 237                                 if (get_timer(start) > PIO_TIMEOUT) {
 238                                         printf("\nData Write Failed in PIO Mode.");
 239                                         return;
 240                                 }
 241                         }
 242                         while (size && (!(irqstat & IRQSTAT_TC))) {
 243                                 udelay(100); /* Wait before last byte transfer complete */
 244                                 databuf = *((uint *)buffer);
 245                                 buffer += 4;
 246                                 size -= 4;
 247                                 irqstat = esdhc_read32(&regs->irqstat);
 248                                 out_le32(&regs->datport, databuf);
 249                         }
 250                         blocks--;
 251                 }
 252         }
 253 }
 254 #endif
 255
 256 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 257                             struct mmc_data *data)
 258 {
 259         int timeout;
 260         struct fsl_esdhc *regs = priv->esdhc_regs;
 261 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234) || \
 262         defined(CONFIG_IMX8) || defined(CONFIG_IMX8M)
 263         dma_addr_t addr;
 264 #endif
 265         uint wml_value;
 266
 267         wml_value = data->blocksize/4;
 268
 269         if (data->flags & MMC_DATA_READ) {
 270                 if (wml_value > WML_RD_WML_MAX)
 271                         wml_value = WML_RD_WML_MAX_VAL;
 272
 273                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 274 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 275 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234) || \
 276         defined(CONFIG_IMX8) || defined(CONFIG_IMX8M)
 277                 addr = virt_to_phys((void *)(data->dest));
 278                 if (upper_32_bits(addr))
 279                         printf("Error found for upper 32 bits\n");
 280                 else
 281                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 282 #else
 283                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 284 #endif
 285 #endif
 286         } else {
 287 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 288                 flush_dcache_range((ulong)data->src,
 289                                    (ulong)data->src+data->blocks
 290                                          *data->blocksize);
 291 #endif
 292                 if (wml_value > WML_WR_WML_MAX)
 293                         wml_value = WML_WR_WML_MAX_VAL;
 294                 if (priv->wp_enable) {
 295                         if ((esdhc_read32(&regs->prsstat) &
 296                             PRSSTAT_WPSPL) == 0) {
 297                                 printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 298                                 return -ETIMEDOUT;
 299                         }
 300                 }
 301
 302                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 303                                         wml_value << 16);
 304 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 305 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234) || \
 306         defined(CONFIG_IMX8) || defined(CONFIG_IMX8M)
 307                 addr = virt_to_phys((void *)(data->src));
 308                 if (upper_32_bits(addr))
 309                         printf("Error found for upper 32 bits\n");
 310                 else
 311                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 312 #else
 313                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 314 #endif
 315 #endif
 316         }
 317
 318         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 319
 320         /* Calculate the timeout period for data transactions */
 321         /*
 322          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 323          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 324          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 325          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 326          *              = (mmc->clock * 1/4) SD Clock cycles
 327          * As 1) >=  2)
 328          * => (2^(timeout+13)) >= mmc->clock * 1/4
 329          * Taking log2 both the sides
 330          * => timeout + 13 >= log2(mmc->clock/4)
 331          * Rounding up to next power of 2
 332          * => timeout + 13 = log2(mmc->clock/4) + 1
 333          * => timeout + 13 = fls(mmc->clock/4)
 334          *
 335          * However, the MMC spec "It is strongly recommended for hosts to
 336          * implement more than 500ms timeout value even if the card
 337          * indicates the 250ms maximum busy length."  Even the previous
 338          * value of 300ms is known to be insufficient for some cards.
 339          * So, we use
 340          * => timeout + 13 = fls(mmc->clock/2)
 341          */
 342         timeout = fls(mmc->clock/2);
 343         timeout -= 13;
 344
 345         if (timeout > 14)
 346                 timeout = 14;
 347
 348         if (timeout < 0)
 349                 timeout = 0;
 350
 351 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 352         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 353                 timeout++;
 354 #endif
 355
 356 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 357         timeout = 0xE;
 358 #endif
 359         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 360
 361         return 0;
 362 }
 363
 364 static void check_and_invalidate_dcache_range
 365         (struct mmc_cmd *cmd,
 366          struct mmc_data *data) {
 367         unsigned start = 0;
 368         unsigned end = 0;
 369         unsigned size = roundup(ARCH_DMA_MINALIGN,
 370                                 data->blocks*data->blocksize);
 371 #if defined(CONFIG_FSL_LAYERSCAPE) || defined(CONFIG_S32V234) || \
 372         defined(CONFIG_IMX8) || defined(CONFIG_IMX8M)
 373         dma_addr_t addr;
 374
 375         addr = virt_to_phys((void *)(data->dest));
 376         if (upper_32_bits(addr))
 377                 printf("Error found for upper 32 bits\n");
 378         else
 379                 start = lower_32_bits(addr);
 380 #else
 381         start = (unsigned)data->dest;
 382 #endif
 383         end = start + size;
 384         invalidate_dcache_range(start, end);
 385 }
 386
 387 #ifdef CONFIG_MCF5441x
 388 /*
 389  * Swaps 32-bit words to little-endian byte order.
 390  */
 391 static inline void sd_swap_dma_buff(struct mmc_data *data)
 392 {
 393         int i, size = data->blocksize >> 2;
 394         u32 *buffer = (u32 *)data->dest;
 395         u32 sw;
 396
 397         while (data->blocks--) {
 398                 for (i = 0; i < size; i++) {
 399                         sw = __sw32(*buffer);
 400                         *buffer++ = sw;
 401                 }
 402         }
 403 }
 404 #endif
 405
 406 /*
 407  * Sends a command out on the bus.  Takes the mmc pointer,
 408  * a command pointer, and an optional data pointer.
 409  */
 410 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 411                                  struct mmc_cmd *cmd, struct mmc_data *data)
 412 {
 413         int     err = 0;
 414         uint    xfertyp;
 415         uint    irqstat;
 416         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 417         struct fsl_esdhc *regs = priv->esdhc_regs;
 418         unsigned long start;
 419
 420 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 421         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 422                 return 0;
 423 #endif
 424
 425         esdhc_write32(&regs->irqstat, -1);
 426
 427         sync();
 428
 429         /* Wait for the bus to be idle */
 430         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 431                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 432                 ;
 433
 434         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 435                 ;
 436
 437         /* Wait at least 8 SD clock cycles before the next command */
 438         /*
 439          * Note: This is way more than 8 cycles, but 1ms seems to
 440          * resolve timing issues with some cards
 441          */
 442         udelay(1000);
 443
 444         /* Set up for a data transfer if we have one */
 445         if (data) {
 446                 err = esdhc_setup_data(priv, mmc, data);
 447                 if(err)
 448                         return err;
 449
 450                 if (data->flags & MMC_DATA_READ)
 451                         check_and_invalidate_dcache_range(cmd, data);
 452         }
 453
 454         /* Figure out the transfer arguments */
 455         xfertyp = esdhc_xfertyp(cmd, data);
 456
 457         /* Mask all irqs */
 458         esdhc_write32(&regs->irqsigen, 0);
 459
 460         /* Send the command */
 461         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 462 #if defined(CONFIG_FSL_USDHC)
 463         esdhc_write32(&regs->mixctrl,
 464         (esdhc_read32(&regs->mixctrl) & 0xFFFFFF80) | (xfertyp & 0x7F)
 465                         | (mmc->ddr_mode ? XFERTYP_DDREN : 0));
 466         esdhc_write32(&regs->xfertyp, xfertyp & 0xFFFF0000);
 467 #else
 468         esdhc_write32(&regs->xfertyp, xfertyp);
 469 #endif
 470
 471         if ((cmd->cmdidx == MMC_CMD_SEND_TUNING_BLOCK) ||
 472             (cmd->cmdidx == MMC_CMD_SEND_TUNING_BLOCK_HS200))
 473                 flags = IRQSTAT_BRR;
 474
 475         /* Wait for the command to complete */
 476         start = get_timer(0);
 477         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 478                 if (get_timer(start) > 1000) {
 479                         err = -ETIMEDOUT;
 480                         goto out;
 481                 }
 482         }
 483
 484         irqstat = esdhc_read32(&regs->irqstat);
 485
 486         if (irqstat & CMD_ERR) {
 487                 err = -ECOMM;
 488                 goto out;
 489         }
 490
 491         if (irqstat & IRQSTAT_CTOE) {
 492                 err = -ETIMEDOUT;
 493                 goto out;
 494         }
 495
 496         /* Switch voltage to 1.8V if CMD11 succeeded */
 497         if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V) {
 498                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 499
 500                 printf("Run CMD11 1.8V switch\n");
 501                 /* Sleep for 5 ms - max time for card to switch to 1.8V */
 502                 udelay(5000);
 503         }
 504
 505         /* Workaround for ESDHC errata ENGcm03648 */
 506         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 507                 int timeout = 6000;
 508
 509                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 510                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 511                                         PRSSTAT_DAT0)) {
 512                         udelay(100);
 513                         timeout--;
 514                 }
 515
 516                 if (timeout <= 0) {
 517                         printf("Timeout waiting for DAT0 to go high!\n");
 518                         err = -ETIMEDOUT;
 519                         goto out;
 520                 }
 521         }
 522
 523         /* Copy the response to the response buffer */
 524         if (cmd->resp_type & MMC_RSP_136) {
 525                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 526
 527                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 528                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 529                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 530                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 531                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 532                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 533                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 534                 cmd->response[3] = (cmdrsp0 << 8);
 535         } else
 536                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 537
 538         /* Wait until all of the blocks are transferred */
 539         if (data) {
 540 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 541                 esdhc_pio_read_write(priv, data);
 542 #else
 543                 flags = DATA_COMPLETE;
 544                 if ((cmd->cmdidx == MMC_CMD_SEND_TUNING_BLOCK) ||
 545                     (cmd->cmdidx == MMC_CMD_SEND_TUNING_BLOCK_HS200)) {
 546                         flags = IRQSTAT_BRR;
 547                 }
 548
 549                 do {
 550                         irqstat = esdhc_read32(&regs->irqstat);
 551
 552                         if (irqstat & IRQSTAT_DTOE) {
 553                                 err = -ETIMEDOUT;
 554                                 goto out;
 555                         }
 556
 557                         if (irqstat & DATA_ERR) {
 558                                 err = -ECOMM;
 559                                 goto out;
 560                         }
 561                 } while ((irqstat & flags) != flags);
 562
 563                 /*
 564                  * Need invalidate the dcache here again to avoid any
 565                  * cache-fill during the DMA operations such as the
 566                  * speculative pre-fetching etc.
 567                  */
 568                 if (data->flags & MMC_DATA_READ) {
 569                         check_and_invalidate_dcache_range(cmd, data);
 570 #ifdef CONFIG_MCF5441x
 571                         sd_swap_dma_buff(data);
 572 #endif
 573                 }
 574 #endif
 575         }
 576
 577 out:
 578         /* Reset CMD and DATA portions on error */
 579         if (err) {
 580                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 581                               SYSCTL_RSTC);
 582                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 583                         ;
 584
 585                 if (data) {
 586                         esdhc_write32(&regs->sysctl,
 587                                       esdhc_read32(&regs->sysctl) |
 588                                       SYSCTL_RSTD);
 589                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 590                                 ;
 591                 }
 592
 593                 /* If this was CMD11, then notify that power cycle is needed */
 594                 if (cmd->cmdidx == SD_CMD_SWITCH_UHS18V)
 595                         printf("CMD11 to switch to 1.8V mode failed, card requires power cycle.\n");
 596         }
 597
 598         esdhc_write32(&regs->irqstat, -1);
 599
 600         return err;
 601 }
 602
 603 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 604 {
 605         struct fsl_esdhc *regs = priv->esdhc_regs;
 606         int div = 1;
 607 #ifdef ARCH_MXC
 608 #ifdef CONFIG_MX53
 609         /* For i.MX53 eSDHCv3, SYSCTL.SDCLKFS may not be set to 0. */
 610         int pre_div = (regs == (struct fsl_esdhc *)MMC_SDHC3_BASE_ADDR) ? 2 : 1;
 611 #else
 612         int pre_div = 1;
 613 #endif
 614 #else
 615         int pre_div = 2;
 616 #endif
 617         int sdhc_clk = priv->sdhc_clk;
 618         uint clk;
 619
 620         /*
 621          * For ddr mode, usdhc need to enable DDR mode first, after select
 622          * this DDR mode, usdhc will automatically divide the usdhc clock
 623          */
 624         if (mmc->ddr_mode) {
 625                 writel(readl(&regs->mixctrl) | MIX_CTRL_DDREN, &regs->mixctrl);
 626                 sdhc_clk >>= 1;
 627         }
 628
 629         if (clock < mmc->cfg->f_min)
 630                 clock = mmc->cfg->f_min;
 631
 632         if (sdhc_clk / 16 > clock) {
 633                 for (; pre_div < 256; pre_div *= 2)
 634                         if ((sdhc_clk / pre_div) <= (clock * 16))
 635                                 break;
 636         } else
 637                 pre_div = 1;
 638
 639         for (div = 1; div <= 16; div++)
 640                 if ((sdhc_clk / (div * pre_div)) <= clock)
 641                         break;
 642
 643         pre_div >>= 1;
 644         div -= 1;
 645
 646         clk = (pre_div << 8) | (div << 4);
 647
 648 #ifdef CONFIG_FSL_USDHC
 649         esdhc_clrbits32(&regs->vendorspec, VENDORSPEC_CKEN);
 650 #else
 651         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 652 #endif
 653
 654         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 655
 656         udelay(10000);
 657
 658 #ifdef CONFIG_FSL_USDHC
 659         esdhc_setbits32(&regs->vendorspec, VENDORSPEC_PEREN | VENDORSPEC_CKEN);
 660 #else
 661         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 662 #endif
 663
 664         priv->clock = clock;
 665 }
 666
 667 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 668 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 669 {
 670         struct fsl_esdhc *regs = priv->esdhc_regs;
 671         u32 value;
 672         u32 time_out;
 673
 674         value = esdhc_read32(&regs->sysctl);
 675
 676         if (enable)
 677                 value |= SYSCTL_CKEN;
 678         else
 679                 value &= ~SYSCTL_CKEN;
 680
 681         esdhc_write32(&regs->sysctl, value);
 682
 683         time_out = 20;
 684         value = PRSSTAT_SDSTB;
 685         while (!(esdhc_read32(&regs->prsstat) & value)) {
 686                 if (time_out == 0) {
 687                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 688                         break;
 689                 }
 690                 time_out--;
 691                 mdelay(1);
 692         }
 693 }
 694 #endif
 695
 696 #ifdef MMC_SUPPORTS_TUNING
 697 static int esdhc_change_pinstate(struct udevice *dev)
 698 {
 699         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 700         int ret;
 701
 702         switch (priv->mode) {
 703         case UHS_SDR50:
 704         case UHS_DDR50:
 705                 ret = pinctrl_select_state(dev, "state_100mhz");
 706                 break;
 707         case UHS_SDR104:
 708         case MMC_HS_200:
 709         case MMC_HS_400:
 710                 ret = pinctrl_select_state(dev, "state_200mhz");
 711                 break;
 712         default:
 713                 ret = pinctrl_select_state(dev, "default");
 714                 break;
 715         }
 716
 717         if (ret)
 718                 printf("%s %d error\n", __func__, priv->mode);
 719
 720         return ret;
 721 }
 722
 723 static void esdhc_reset_tuning(struct mmc *mmc)
 724 {
 725         struct fsl_esdhc_priv *priv = dev_get_priv(mmc->dev);
 726         struct fsl_esdhc *regs = priv->esdhc_regs;
 727
 728         if (priv->flags & ESDHC_FLAG_USDHC) {
 729                 if (priv->flags & ESDHC_FLAG_STD_TUNING) {
 730                         esdhc_clrbits32(&regs->autoc12err,
 731                                         MIX_CTRL_SMPCLK_SEL |
 732                                         MIX_CTRL_EXE_TUNE);
 733                 }
 734         }
 735 }
 736
 737 static void esdhc_set_strobe_dll(struct mmc *mmc)
 738 {
 739         struct fsl_esdhc_priv *priv = dev_get_priv(mmc->dev);
 740         struct fsl_esdhc *regs = priv->esdhc_regs;
 741         u32 val;
 742
 743         if (priv->clock > ESDHC_STROBE_DLL_CLK_FREQ) {
 744                 writel(ESDHC_STROBE_DLL_CTRL_RESET, &regs->strobe_dllctrl);
 745
 746                 /*
 747                  * enable strobe dll ctrl and adjust the delay target
 748                  * for the uSDHC loopback read clock
 749                  */
 750                 val = ESDHC_STROBE_DLL_CTRL_ENABLE |
 751                         (priv->strobe_dll_delay_target <<
 752                          ESDHC_STROBE_DLL_CTRL_SLV_DLY_TARGET_SHIFT);
 753                 writel(val, &regs->strobe_dllctrl);
 754                 /* wait 1us to make sure strobe dll status register stable */
 755                 mdelay(1);
 756                 val = readl(&regs->strobe_dllstat);
 757                 if (!(val & ESDHC_STROBE_DLL_STS_REF_LOCK))
 758                         pr_warn("HS400 strobe DLL status REF not lock!\n");
 759                 if (!(val & ESDHC_STROBE_DLL_STS_SLV_LOCK))
 760                         pr_warn("HS400 strobe DLL status SLV not lock!\n");
 761         }
 762 }
 763
 764 static int esdhc_set_timing(struct mmc *mmc)
 765 {
 766         struct fsl_esdhc_priv *priv = dev_get_priv(mmc->dev);
 767         struct fsl_esdhc *regs = priv->esdhc_regs;
 768         u32 mixctrl;
 769
 770         mixctrl = readl(&regs->mixctrl);
 771         mixctrl &= ~(MIX_CTRL_DDREN | MIX_CTRL_HS400_EN);
 772
 773         switch (mmc->selected_mode) {
 774         case MMC_LEGACY:
 775         case SD_LEGACY:
 776                 esdhc_reset_tuning(mmc);
 777                 writel(mixctrl, &regs->mixctrl);
 778                 break;
 779         case MMC_HS_400:
 780                 mixctrl |= MIX_CTRL_DDREN | MIX_CTRL_HS400_EN;
 781                 writel(mixctrl, &regs->mixctrl);
 782                 esdhc_set_strobe_dll(mmc);
 783                 break;
 784         case MMC_HS:
 785         case MMC_HS_52:
 786         case MMC_HS_200:
 787         case SD_HS:
 788         case UHS_SDR12:
 789         case UHS_SDR25:
 790         case UHS_SDR50:
 791         case UHS_SDR104:
 792                 writel(mixctrl, &regs->mixctrl);
 793                 break;
 794         case UHS_DDR50:
 795         case MMC_DDR_52:
 796                 mixctrl |= MIX_CTRL_DDREN;
 797                 writel(mixctrl, &regs->mixctrl);
 798                 break;
 799         default:
 800                 printf("Not supported %d\n", mmc->selected_mode);
 801                 return -EINVAL;
 802         }
 803
 804         priv->mode = mmc->selected_mode;
 805
 806         return esdhc_change_pinstate(mmc->dev);
 807 }
 808
 809 static int esdhc_set_voltage(struct mmc *mmc)
 810 {
 811         struct fsl_esdhc_priv *priv = dev_get_priv(mmc->dev);
 812         struct fsl_esdhc *regs = priv->esdhc_regs;
 813         int ret;
 814
 815         priv->signal_voltage = mmc->signal_voltage;
 816         switch (mmc->signal_voltage) {
 817         case MMC_SIGNAL_VOLTAGE_330:
 818                 if (priv->vs18_enable)
 819                         return -EIO;
 820 #if CONFIG_IS_ENABLED(DM_REGULATOR)
 821                 if (!IS_ERR_OR_NULL(priv->vqmmc_dev)) {
 822                         ret = regulator_set_value(priv->vqmmc_dev, 3300000);
 823                         if (ret) {
 824                                 printf("Setting to 3.3V error");
 825                                 return -EIO;
 826                         }
 827                         /* Wait for 5ms */
 828                         mdelay(5);
 829                 }
 830 #endif
 831
 832                 esdhc_clrbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 833                 if (!(esdhc_read32(&regs->vendorspec) &
 834                     ESDHC_VENDORSPEC_VSELECT))
 835                         return 0;
 836
 837                 return -EAGAIN;
 838         case MMC_SIGNAL_VOLTAGE_180:
 839 #if CONFIG_IS_ENABLED(DM_REGULATOR)
 840                 if (!IS_ERR_OR_NULL(priv->vqmmc_dev)) {
 841                         ret = regulator_set_value(priv->vqmmc_dev, 1800000);
 842                         if (ret) {
 843                                 printf("Setting to 1.8V error");
 844                                 return -EIO;
 845                         }
 846                 }
 847 #endif
 848                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
 849                 if (esdhc_read32(&regs->vendorspec) & ESDHC_VENDORSPEC_VSELECT)
 850                         return 0;
 851
 852                 return -EAGAIN;
 853         case MMC_SIGNAL_VOLTAGE_120:
 854                 return -ENOTSUPP;
 855         default:
 856                 return 0;
 857         }
 858 }
 859
 860 static void esdhc_stop_tuning(struct mmc *mmc)
 861 {
 862         struct mmc_cmd cmd;
 863
 864         cmd.cmdidx = MMC_CMD_STOP_TRANSMISSION;
 865         cmd.cmdarg = 0;
 866         cmd.resp_type = MMC_RSP_R1b;
 867
 868         dm_mmc_send_cmd(mmc->dev, &cmd, NULL);
 869 }
 870
 871 static int fsl_esdhc_execute_tuning(struct udevice *dev, uint32_t opcode)
 872 {
 873         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 874         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 875         struct fsl_esdhc *regs = priv->esdhc_regs;
 876         struct mmc *mmc = &plat->mmc;
 877         u32 irqstaten = readl(&regs->irqstaten);
 878         u32 irqsigen = readl(&regs->irqsigen);
 879         int i, ret = -ETIMEDOUT;
 880         u32 val, mixctrl;
 881
 882         /* clock tuning is not needed for upto 52MHz */
 883         if (mmc->clock <= 52000000)
 884                 return 0;
 885
 886         /* This is readw/writew SDHCI_HOST_CONTROL2 when tuning */
 887         if (priv->flags & ESDHC_FLAG_STD_TUNING) {
 888                 val = readl(&regs->autoc12err);
 889                 mixctrl = readl(&regs->mixctrl);
 890                 val &= ~MIX_CTRL_SMPCLK_SEL;
 891                 mixctrl &= ~(MIX_CTRL_FBCLK_SEL | MIX_CTRL_AUTO_TUNE_EN);
 892
 893                 val |= MIX_CTRL_EXE_TUNE;
 894                 mixctrl |= MIX_CTRL_FBCLK_SEL | MIX_CTRL_AUTO_TUNE_EN;
 895
 896                 writel(val, &regs->autoc12err);
 897                 writel(mixctrl, &regs->mixctrl);
 898         }
 899
 900         /* sdhci_writew(host, SDHCI_TRNS_READ, SDHCI_TRANSFER_MODE); */
 901         mixctrl = readl(&regs->mixctrl);
 902         mixctrl = MIX_CTRL_DTDSEL_READ | (mixctrl & ~MIX_CTRL_SDHCI_MASK);
 903         writel(mixctrl, &regs->mixctrl);
 904
 905         writel(IRQSTATEN_BRR, &regs->irqstaten);
 906         writel(IRQSTATEN_BRR, &regs->irqsigen);
 907
 908         /*
 909          * Issue opcode repeatedly till Execute Tuning is set to 0 or the number
 910          * of loops reaches 40 times.
 911          */
 912         for (i = 0; i < MAX_TUNING_LOOP; i++) {
 913                 u32 ctrl;
 914
 915                 if (opcode == MMC_CMD_SEND_TUNING_BLOCK_HS200) {
 916                         if (mmc->bus_width == 8)
 917                                 writel(0x7080, &regs->blkattr);
 918                         else if (mmc->bus_width == 4)
 919                                 writel(0x7040, &regs->blkattr);
 920                 } else {
 921                         writel(0x7040, &regs->blkattr);
 922                 }
 923
 924                 /* sdhci_writew(host, SDHCI_TRNS_READ, SDHCI_TRANSFER_MODE) */
 925                 val = readl(&regs->mixctrl);
 926                 val = MIX_CTRL_DTDSEL_READ | (val & ~MIX_CTRL_SDHCI_MASK);
 927                 writel(val, &regs->mixctrl);
 928
 929                 /* We are using STD tuning, no need to check return value */
 930                 mmc_send_tuning(mmc, opcode, NULL);
 931
 932                 ctrl = readl(&regs->autoc12err);
 933                 if ((!(ctrl & MIX_CTRL_EXE_TUNE)) &&
 934                     (ctrl & MIX_CTRL_SMPCLK_SEL)) {
 935                         /*
 936                          * need to wait some time, make sure sd/mmc fininsh
 937                          * send out tuning data, otherwise, the sd/mmc can't
 938                          * response to any command when the card still out
 939                          * put the tuning data.
 940                          */
 941                         mdelay(1);
 942                         ret = 0;
 943                         break;
 944                 }
 945
 946                 /* Add 1ms delay for SD and eMMC */
 947                 mdelay(1);
 948         }
 949
 950         writel(irqstaten, &regs->irqstaten);
 951         writel(irqsigen, &regs->irqsigen);
 952
 953         esdhc_stop_tuning(mmc);
 954
 955         return ret;
 956 }
 957 #endif
 958
 959 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 960 {
 961         struct fsl_esdhc *regs = priv->esdhc_regs;
 962         int ret __maybe_unused;
 963
 964 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 965         /* Select to use peripheral clock */
 966         esdhc_clock_control(priv, false);
 967         esdhc_setbits32(&regs->scr, ESDHCCTL_PCS);
 968         esdhc_clock_control(priv, true);
 969 #endif
 970         /* Set the clock speed */
 971         if (priv->clock != mmc->clock)
 972                 set_sysctl(priv, mmc, mmc->clock);
 973
 974 #ifdef MMC_SUPPORTS_TUNING
 975         if (mmc->clk_disable) {
 976 #ifdef CONFIG_FSL_USDHC
 977                 esdhc_clrbits32(&regs->vendorspec, VENDORSPEC_CKEN);
 978 #else
 979                 esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 980 #endif
 981         } else {
 982 #ifdef CONFIG_FSL_USDHC
 983                 esdhc_setbits32(&regs->vendorspec, VENDORSPEC_PEREN |
 984                                 VENDORSPEC_CKEN);
 985 #else
 986                 esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 987 #endif
 988         }
 989
 990         if (priv->mode != mmc->selected_mode) {
 991                 ret = esdhc_set_timing(mmc);
 992                 if (ret) {
 993                         printf("esdhc_set_timing error %d\n", ret);
 994                         return ret;
 995                 }
 996         }
 997
 998         if (priv->signal_voltage != mmc->signal_voltage) {
 999                 ret = esdhc_set_voltage(mmc);
1000                 if (ret) {
1001                         printf("esdhc_set_voltage error %d\n", ret);
1002                         return ret;
1003                 }
1004         }
1005 #endif
1006
1007         /* Set the bus width */
1008         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
1009
1010         if (mmc->bus_width == 4)
1011                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
1012         else if (mmc->bus_width == 8)
1013                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
1014
1015         return 0;
1016 }
1017
1018 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
1019 {
1020         struct fsl_esdhc *regs = priv->esdhc_regs;
1021         ulong start;
1022
1023         /* Reset the entire host controller */
1024         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
1025
1026         /* Wait until the controller is available */
1027         start = get_timer(0);
1028         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
1029                 if (get_timer(start) > 1000)
1030                         return -ETIMEDOUT;
1031         }
1032
1033 #if defined(CONFIG_FSL_USDHC)
1034         /* RSTA doesn't reset MMC_BOOT register, so manually reset it */
1035         esdhc_write32(&regs->mmcboot, 0x0);
1036         /* Reset MIX_CTRL and CLK_TUNE_CTRL_STATUS regs to 0 */
1037         esdhc_write32(&regs->mixctrl, 0x0);
1038         esdhc_write32(&regs->clktunectrlstatus, 0x0);
1039
1040         /* Put VEND_SPEC to default value */
1041         if (priv->vs18_enable)
1042                 esdhc_write32(&regs->vendorspec, (VENDORSPEC_INIT |
1043                               ESDHC_VENDORSPEC_VSELECT));
1044         else
1045                 esdhc_write32(&regs->vendorspec, VENDORSPEC_INIT);
1046
1047         /* Disable DLL_CTRL delay line */
1048         esdhc_write32(&regs->dllctrl, 0x0);
1049 #endif
1050
1051 #ifndef ARCH_MXC
1052         /* Enable cache snooping */
1053         esdhc_write32(&regs->scr, 0x00000040);
1054 #endif
1055
1056 #ifndef CONFIG_FSL_USDHC
1057         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
1058 #else
1059         esdhc_setbits32(&regs->vendorspec, VENDORSPEC_HCKEN | VENDORSPEC_IPGEN);
1060 #endif
1061
1062         /* Set the initial clock speed */
1063         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
1064
1065         /* Disable the BRR and BWR bits in IRQSTAT */
1066         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
1067
1068 #ifdef CONFIG_MCF5441x
1069         esdhc_write32(&regs->proctl, PROCTL_INIT | PROCTL_D3CD);
1070 #else
1071         /* Put the PROCTL reg back to the default */
1072         esdhc_write32(&regs->proctl, PROCTL_INIT);
1073 #endif
1074
1075         /* Set timout to the maximum value */
1076         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
1077
1078         return 0;
1079 }
1080
1081 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
1082 {
1083         struct fsl_esdhc *regs = priv->esdhc_regs;
1084         int timeout = 1000;
1085
1086 #ifdef CONFIG_ESDHC_DETECT_QUIRK
1087         if (CONFIG_ESDHC_DETECT_QUIRK)
1088                 return 1;
1089 #endif
1090
1091 #if CONFIG_IS_ENABLED(DM_MMC)
1092         if (priv->non_removable)
1093                 return 1;
1094 #ifdef CONFIG_DM_GPIO
1095         if (dm_gpio_is_valid(&priv->cd_gpio))
1096                 return dm_gpio_get_value(&priv->cd_gpio);
1097 #endif
1098 #endif
1099
1100         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
1101                 udelay(1000);
1102
1103         return timeout > 0;
1104 }
1105
1106 static int esdhc_reset(struct fsl_esdhc *regs)
1107 {
1108         ulong start;
1109
1110         /* reset the controller */
1111         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
1112
1113         /* hardware clears the bit when it is done */
1114         start = get_timer(0);
1115         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
1116                 if (get_timer(start) > 100) {
1117                         printf("MMC/SD: Reset never completed.\n");
1118                         return -ETIMEDOUT;
1119                 }
1120         }
1121
1122         return 0;
1123 }
1124
1125 #if !CONFIG_IS_ENABLED(DM_MMC)
1126 static int esdhc_getcd(struct mmc *mmc)
1127 {
1128         struct fsl_esdhc_priv *priv = mmc->priv;
1129
1130         return esdhc_getcd_common(priv);
1131 }
1132
1133 static int esdhc_init(struct mmc *mmc)
1134 {
1135         struct fsl_esdhc_priv *priv = mmc->priv;
1136
1137         return esdhc_init_common(priv, mmc);
1138 }
1139
1140 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
1141                           struct mmc_data *data)
1142 {
1143         struct fsl_esdhc_priv *priv = mmc->priv;
1144
1145         return esdhc_send_cmd_common(priv, mmc, cmd, data);
1146 }
1147
1148 static int esdhc_set_ios(struct mmc *mmc)
1149 {
1150         struct fsl_esdhc_priv *priv = mmc->priv;
1151
1152         return esdhc_set_ios_common(priv, mmc);
1153 }
1154
1155 static const struct mmc_ops esdhc_ops = {
1156         .getcd          = esdhc_getcd,
1157         .init           = esdhc_init,
1158         .send_cmd       = esdhc_send_cmd,
1159         .set_ios        = esdhc_set_ios,
1160 };
1161 #endif
1162
1163 static int fsl_esdhc_init(struct fsl_esdhc_priv *priv,
1164                           struct fsl_esdhc_plat *plat)
1165 {
1166         struct mmc_config *cfg;
1167         struct fsl_esdhc *regs;
1168         u32 caps, voltage_caps;
1169         int ret;
1170
1171         if (!priv)
1172                 return -EINVAL;
1173
1174         regs = priv->esdhc_regs;
1175
1176         /* First reset the eSDHC controller */
1177         ret = esdhc_reset(regs);
1178         if (ret)
1179                 return ret;
1180
1181 #ifdef CONFIG_MCF5441x
1182         /* ColdFire, using SDHC_DATA[3] for card detection */
1183         esdhc_write32(&regs->proctl, PROCTL_INIT | PROCTL_D3CD);
1184 #endif
1185
1186 #ifndef CONFIG_FSL_USDHC
1187         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN
1188                                 | SYSCTL_IPGEN | SYSCTL_CKEN);
1189         /* Clearing tuning bits in case ROM has set it already */
1190         esdhc_write32(&regs->mixctrl, 0);
1191         esdhc_write32(&regs->autoc12err, 0);
1192         esdhc_write32(&regs->clktunectrlstatus, 0);
1193 #else
1194         esdhc_setbits32(&regs->vendorspec, VENDORSPEC_PEREN |
1195                         VENDORSPEC_HCKEN | VENDORSPEC_IPGEN | VENDORSPEC_CKEN);
1196 #endif
1197
1198         if (priv->vs18_enable)
1199                 esdhc_setbits32(&regs->vendorspec, ESDHC_VENDORSPEC_VSELECT);
1200
1201         writel(SDHCI_IRQ_EN_BITS, &regs->irqstaten);
1202         cfg = &plat->cfg;
1203 #ifndef CONFIG_DM_MMC
1204         memset(cfg, '\0', sizeof(*cfg));
1205 #endif
1206
1207         voltage_caps = 0;
1208         caps = esdhc_read32(&regs->hostcapblt);
1209
1210 #ifdef CONFIG_MCF5441x
1211         /*
1212          * MCF5441x RM declares in more points that sdhc clock speed must
1213          * never exceed 25 Mhz. From this, the HS bit needs to be disabled
1214          * from host capabilities.
1215          */
1216         caps &= ~ESDHC_HOSTCAPBLT_HSS;
1217 #endif
1218
1219 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
1220         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
1221                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
1222 #endif
1223
1224 /* T4240 host controller capabilities register should have VS33 bit */
1225 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
1226         caps = caps | ESDHC_HOSTCAPBLT_VS33;
1227 #endif
1228
1229         if (caps & ESDHC_HOSTCAPBLT_VS18)
1230                 voltage_caps |= MMC_VDD_165_195;
1231         if (caps & ESDHC_HOSTCAPBLT_VS30)
1232                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
1233         if (caps & ESDHC_HOSTCAPBLT_VS33)
1234                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
1235
1236         cfg->name = "FSL_SDHC";
1237 #if !CONFIG_IS_ENABLED(DM_MMC)
1238         cfg->ops = &esdhc_ops;
1239 #endif
1240 #ifdef CONFIG_SYS_SD_VOLTAGE
1241         cfg->voltages = CONFIG_SYS_SD_VOLTAGE;
1242 #else
1243         cfg->voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
1244 #endif
1245         if ((cfg->voltages & voltage_caps) == 0) {
1246                 printf("voltage not supported by controller\n");
1247                 return -1;
1248         }
1249
1250         if (priv->bus_width == 8)
1251                 cfg->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
1252         else if (priv->bus_width == 4)
1253                 cfg->host_caps = MMC_MODE_4BIT;
1254
1255         cfg->host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT;
1256 #ifdef CONFIG_SYS_FSL_ESDHC_HAS_DDR_MODE
1257         cfg->host_caps |= MMC_MODE_DDR_52MHz;
1258 #endif
1259
1260         if (priv->bus_width > 0) {
1261                 if (priv->bus_width < 8)
1262                         cfg->host_caps &= ~MMC_MODE_8BIT;
1263                 if (priv->bus_width < 4)
1264                         cfg->host_caps &= ~MMC_MODE_4BIT;
1265         }
1266
1267         if (caps & ESDHC_HOSTCAPBLT_HSS)
1268                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
1269
1270 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
1271         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
1272                 cfg->host_caps &= ~MMC_MODE_8BIT;
1273 #endif
1274
1275         cfg->host_caps |= priv->caps;
1276
1277         cfg->f_min = 400000;
1278         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
1279
1280         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
1281
1282         writel(0, &regs->dllctrl);
1283         if (priv->flags & ESDHC_FLAG_USDHC) {
1284                 if (priv->flags & ESDHC_FLAG_STD_TUNING) {
1285                         u32 val = readl(&regs->tuning_ctrl);
1286
1287                         val |= ESDHC_STD_TUNING_EN;
1288                         val &= ~ESDHC_TUNING_START_TAP_MASK;
1289                         val |= priv->tuning_start_tap;
1290                         val &= ~ESDHC_TUNING_STEP_MASK;
1291                         val |= (priv->tuning_step) << ESDHC_TUNING_STEP_SHIFT;
1292                         writel(val, &regs->tuning_ctrl);
1293                 }
1294         }
1295
1296         return 0;
1297 }
1298
1299 #if !CONFIG_IS_ENABLED(DM_MMC)
1300 static int fsl_esdhc_cfg_to_priv(struct fsl_esdhc_cfg *cfg,
1301                                  struct fsl_esdhc_priv *priv)
1302 {
1303         if (!cfg || !priv)
1304                 return -EINVAL;
1305
1306         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
1307         priv->bus_width = cfg->max_bus_width;
1308         priv->sdhc_clk = cfg->sdhc_clk;
1309         priv->wp_enable  = cfg->wp_enable;
1310         priv->vs18_enable  = cfg->vs18_enable;
1311
1312         return 0;
1313 };
1314
1315 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
1316 {
1317         struct fsl_esdhc_plat *plat;
1318         struct fsl_esdhc_priv *priv;
1319         struct mmc *mmc;
1320         int ret;
1321
1322         if (!cfg)
1323                 return -EINVAL;
1324
1325         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
1326         if (!priv)
1327                 return -ENOMEM;
1328         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
1329         if (!plat) {
1330                 free(priv);
1331                 return -ENOMEM;
1332         }
1333
1334         ret = fsl_esdhc_cfg_to_priv(cfg, priv);
1335         if (ret) {
1336                 debug("%s xlate failure\n", __func__);
1337                 free(plat);
1338                 free(priv);
1339                 return ret;
1340         }
1341
1342         ret = fsl_esdhc_init(priv, plat);
1343         if (ret) {
1344                 debug("%s init failure\n", __func__);
1345                 free(plat);
1346                 free(priv);
1347                 return ret;
1348         }
1349
1350         mmc = mmc_create(&plat->cfg, priv);
1351         if (!mmc)
1352                 return -EIO;
1353
1354         priv->mmc = mmc;
1355
1356         return 0;
1357 }
1358
1359 int fsl_esdhc_mmc_init(bd_t *bis)
1360 {
1361         struct fsl_esdhc_cfg *cfg;
1362
1363         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
1364         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
1365         cfg->sdhc_clk = gd->arch.sdhc_clk;
1366         return fsl_esdhc_initialize(bis, cfg);
1367 }
1368 #endif
1369
1370 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
1371 void mmc_adapter_card_type_ident(void)
1372 {
1373         u8 card_id;
1374         u8 value;
1375
1376         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
1377         gd->arch.sdhc_adapter = card_id;
1378
1379         switch (card_id) {
1380         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
1381                 value = QIXIS_READ(brdcfg[5]);
1382                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
1383                 QIXIS_WRITE(brdcfg[5], value);
1384                 break;
1385         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
1386                 value = QIXIS_READ(pwr_ctl[1]);
1387                 value |= QIXIS_EVDD_BY_SDHC_VS;
1388                 QIXIS_WRITE(pwr_ctl[1], value);
1389                 break;
1390         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
1391                 value = QIXIS_READ(brdcfg[5]);
1392                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
1393                 QIXIS_WRITE(brdcfg[5], value);
1394                 break;
1395         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
1396                 break;
1397         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
1398                 break;
1399         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
1400                 break;
1401         case QIXIS_ESDHC_NO_ADAPTER:
1402                 break;
1403         default:
1404                 break;
1405         }
1406 }
1407 #endif
1408
1409 #ifdef CONFIG_OF_LIBFDT
1410 __weak int esdhc_status_fixup(void *blob, const char *compat)
1411 {
1412 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
1413         if (!hwconfig("esdhc")) {
1414                 do_fixup_by_compat(blob, compat, "status", "disabled",
1415                                 sizeof("disabled"), 1);
1416                 return 1;
1417         }
1418 #endif
1419         return 0;
1420 }
1421
1422 void fdt_fixup_esdhc(void *blob, bd_t *bd)
1423 {
1424         const char *compat = "fsl,esdhc";
1425
1426         if (esdhc_status_fixup(blob, compat))
1427                 return;
1428
1429 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
1430         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
1431                                gd->arch.sdhc_clk, 1);
1432 #else
1433         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
1434                                gd->arch.sdhc_clk, 1);
1435 #endif
1436 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
1437         do_fixup_by_compat_u32(blob, compat, "adapter-type",
1438                                (u32)(gd->arch.sdhc_adapter), 1);
1439 #endif
1440 }
1441 #endif
1442
1443 #if CONFIG_IS_ENABLED(DM_MMC)
1444 #include <asm/arch/clock.h>
1445 __weak void init_clk_usdhc(u32 index)
1446 {
1447 }
1448
1449 static int fsl_esdhc_probe(struct udevice *dev)
1450 {
1451         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
1452         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1453         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1454         const void *fdt = gd->fdt_blob;
1455         int node = dev_of_offset(dev);
1456         struct esdhc_soc_data *data =
1457                 (struct esdhc_soc_data *)dev_get_driver_data(dev);
1458 #if CONFIG_IS_ENABLED(DM_REGULATOR)
1459         struct udevice *vqmmc_dev;
1460 #endif
1461         fdt_addr_t addr;
1462         unsigned int val;
1463         struct mmc *mmc;
1464         int ret;
1465
1466         addr = dev_read_addr(dev);
1467         if (addr == FDT_ADDR_T_NONE)
1468                 return -EINVAL;
1469
1470         priv->esdhc_regs = (struct fsl_esdhc *)addr;
1471         priv->dev = dev;
1472         priv->mode = -1;
1473         if (data) {
1474                 priv->flags = data->flags;
1475                 priv->caps = data->caps;
1476         }
1477
1478         val = dev_read_u32_default(dev, "bus-width", -1);
1479         if (val == 8)
1480                 priv->bus_width = 8;
1481         else if (val == 4)
1482                 priv->bus_width = 4;
1483         else
1484                 priv->bus_width = 1;
1485
1486         val = fdtdec_get_int(fdt, node, "fsl,tuning-step", 1);
1487         priv->tuning_step = val;
1488         val = fdtdec_get_int(fdt, node, "fsl,tuning-start-tap",
1489                              ESDHC_TUNING_START_TAP_DEFAULT);
1490         priv->tuning_start_tap = val;
1491         val = fdtdec_get_int(fdt, node, "fsl,strobe-dll-delay-target",
1492                              ESDHC_STROBE_DLL_CTRL_SLV_DLY_TARGET_DEFAULT);
1493         priv->strobe_dll_delay_target = val;
1494
1495         if (dev_read_bool(dev, "non-removable")) {
1496                 priv->non_removable = 1;
1497          } else {
1498                 priv->non_removable = 0;
1499 #ifdef CONFIG_DM_GPIO
1500                 gpio_request_by_name(dev, "cd-gpios", 0, &priv->cd_gpio,
1501                                      GPIOD_IS_IN);
1502 #endif
1503         }
1504
1505         priv->wp_enable = 1;
1506
1507 #ifdef CONFIG_DM_GPIO
1508         ret = gpio_request_by_name(dev, "wp-gpios", 0, &priv->wp_gpio,
1509                                    GPIOD_IS_IN);
1510         if (ret)
1511                 priv->wp_enable = 0;
1512 #endif
1513
1514         priv->vs18_enable = 0;
1515
1516 #if CONFIG_IS_ENABLED(DM_REGULATOR)
1517         /*
1518          * If emmc I/O has a fixed voltage at 1.8V, this must be provided,
1519          * otherwise, emmc will work abnormally.
1520          */
1521         ret = device_get_supply_regulator(dev, "vqmmc-supply", &vqmmc_dev);
1522         if (ret) {
1523                 dev_dbg(dev, "no vqmmc-supply\n");
1524         } else {
1525                 ret = regulator_set_enable(vqmmc_dev, true);
1526                 if (ret) {
1527                         dev_err(dev, "fail to enable vqmmc-supply\n");
1528                         return ret;
1529                 }
1530
1531                 if (regulator_get_value(vqmmc_dev) == 1800000)
1532                         priv->vs18_enable = 1;
1533         }
1534 #endif
1535
1536         if (fdt_get_property(fdt, node, "no-1-8-v", NULL))
1537                 priv->caps &= ~(UHS_CAPS | MMC_MODE_HS200 | MMC_MODE_HS400);
1538
1539         /*
1540          * TODO:
1541          * Because lack of clk driver, if SDHC clk is not enabled,
1542          * need to enable it first before this driver is invoked.
1543          *
1544          * we use MXC_ESDHC_CLK to get clk freq.
1545          * If one would like to make this function work,
1546          * the aliases should be provided in dts as this:
1547          *
1548          *  aliases {
1549          *      mmc0 = &usdhc1;
1550          *      mmc1 = &usdhc2;
1551          *      mmc2 = &usdhc3;
1552          *      mmc3 = &usdhc4;
1553          *      };
1554          * Then if your board only supports mmc2 and mmc3, but we can
1555          * correctly get the seq as 2 and 3, then let mxc_get_clock
1556          * work as expected.
1557          */
1558
1559         init_clk_usdhc(dev->seq);
1560
1561         if (IS_ENABLED(CONFIG_CLK)) {
1562                 /* Assigned clock already set clock */
1563                 ret = clk_get_by_name(dev, "per", &priv->per_clk);
1564                 if (ret) {
1565                         printf("Failed to get per_clk\n");
1566                         return ret;
1567                 }
1568                 ret = clk_enable(&priv->per_clk);
1569                 if (ret) {
1570                         printf("Failed to enable per_clk\n");
1571                         return ret;
1572                 }
1573
1574                 priv->sdhc_clk = clk_get_rate(&priv->per_clk);
1575         } else {
1576                 priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
1577                 if (priv->sdhc_clk <= 0) {
1578                         dev_err(dev, "Unable to get clk for %s\n", dev->name);
1579                         return -EINVAL;
1580                 }
1581         }
1582
1583         ret = fsl_esdhc_init(priv, plat);
1584         if (ret) {
1585                 dev_err(dev, "fsl_esdhc_init failure\n");
1586                 return ret;
1587         }
1588
1589         mmc = &plat->mmc;
1590         mmc->cfg = &plat->cfg;
1591         mmc->dev = dev;
1592         upriv->mmc = mmc;
1593
1594         return esdhc_init_common(priv, mmc);
1595 }
1596
1597 #if CONFIG_IS_ENABLED(DM_MMC)
1598 static int fsl_esdhc_get_cd(struct udevice *dev)
1599 {
1600         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1601
1602         return esdhc_getcd_common(priv);
1603 }
1604
1605 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
1606                               struct mmc_data *data)
1607 {
1608         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1609         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1610
1611         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
1612 }
1613
1614 static int fsl_esdhc_set_ios(struct udevice *dev)
1615 {
1616         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1617         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
1618
1619         return esdhc_set_ios_common(priv, &plat->mmc);
1620 }
1621
1622 static const struct dm_mmc_ops fsl_esdhc_ops = {
1623         .get_cd         = fsl_esdhc_get_cd,
1624         .send_cmd       = fsl_esdhc_send_cmd,
1625         .set_ios        = fsl_esdhc_set_ios,
1626 #ifdef MMC_SUPPORTS_TUNING
1627         .execute_tuning = fsl_esdhc_execute_tuning,
1628 #endif
1629 };
1630 #endif
1631
1632 static struct esdhc_soc_data usdhc_imx7d_data = {
1633         .flags = ESDHC_FLAG_USDHC | ESDHC_FLAG_STD_TUNING
1634                         | ESDHC_FLAG_HAVE_CAP1 | ESDHC_FLAG_HS200
1635                         | ESDHC_FLAG_HS400,
1636         .caps = UHS_CAPS | MMC_MODE_HS200 | MMC_MODE_DDR_52MHz |
1637                 MMC_MODE_HS_52MHz | MMC_MODE_HS,
1638 };
1639
1640 static const struct udevice_id fsl_esdhc_ids[] = {
1641         { .compatible = "fsl,imx53-esdhc", },
1642         { .compatible = "fsl,imx6ul-usdhc", },
1643         { .compatible = "fsl,imx6sx-usdhc", },
1644         { .compatible = "fsl,imx6sl-usdhc", },
1645         { .compatible = "fsl,imx6q-usdhc", },
1646         { .compatible = "fsl,imx7d-usdhc", .data = (ulong)&usdhc_imx7d_data,},
1647         { .compatible = "fsl,imx7ulp-usdhc", },
1648         { .compatible = "fsl,esdhc", },
1649         { /* sentinel */ }
1650 };
1651
1652 #if CONFIG_IS_ENABLED(BLK)
1653 static int fsl_esdhc_bind(struct udevice *dev)
1654 {
1655         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
1656
1657         return mmc_bind(dev, &plat->mmc, &plat->cfg);
1658 }
1659 #endif
1660
1661 U_BOOT_DRIVER(fsl_esdhc) = {
1662         .name   = "fsl-esdhc-mmc",
1663         .id     = UCLASS_MMC,
1664         .of_match = fsl_esdhc_ids,
1665         .ops    = &fsl_esdhc_ops,
1666 #if CONFIG_IS_ENABLED(BLK)
1667         .bind   = fsl_esdhc_bind,
1668 #endif
1669         .probe  = fsl_esdhc_probe,
1670         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
1671         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
1672 };
1673 #endif