drivers/mmc/fsl_esdhc.c

   1 /*
   2  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   3  * Andy Fleming
   4  *
   5  * Based vaguely on the pxa mmc code:
   6  * (C) Copyright 2003
   7  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <hwconfig.h>
  16 #include <mmc.h>
  17 #include <part.h>
  18 #include <malloc.h>
  19 #include <mmc.h>
  20 #include <fsl_esdhc.h>
  21 #include <fdt_support.h>
  22 #include <asm/io.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 struct fsl_esdhc {
  27         uint    dsaddr;         /* SDMA system address register */
  28         uint    blkattr;        /* Block attributes register */
  29         uint    cmdarg;         /* Command argument register */
  30         uint    xfertyp;        /* Transfer type register */
  31         uint    cmdrsp0;        /* Command response 0 register */
  32         uint    cmdrsp1;        /* Command response 1 register */
  33         uint    cmdrsp2;        /* Command response 2 register */
  34         uint    cmdrsp3;        /* Command response 3 register */
  35         uint    datport;        /* Buffer data port register */
  36         uint    prsstat;        /* Present state register */
  37         uint    proctl;         /* Protocol control register */
  38         uint    sysctl;         /* System Control Register */
  39         uint    irqstat;        /* Interrupt status register */
  40         uint    irqstaten;      /* Interrupt status enable register */
  41         uint    irqsigen;       /* Interrupt signal enable register */
  42         uint    autoc12err;     /* Auto CMD error status register */
  43         uint    hostcapblt;     /* Host controller capabilities register */
  44         uint    wml;            /* Watermark level register */
  45         uint    mixctrl;        /* For USDHC */
  46         char    reserved1[4];   /* reserved */
  47         uint    fevt;           /* Force event register */
  48         uint    admaes;         /* ADMA error status register */
  49         uint    adsaddr;        /* ADMA system address register */
  50         char    reserved2[160]; /* reserved */
  51         uint    hostver;        /* Host controller version register */
  52         char    reserved3[4];   /* reserved */
  53         uint    dmaerraddr;     /* DMA error address register */
  54         char    reserved4[4];   /* reserved */
  55         uint    dmaerrattr;     /* DMA error attribute register */
  56         char    reserved5[4];   /* reserved */
  57         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  58         char    reserved6[8];   /* reserved */
  59         uint    tcr;            /* Tuning control register */
  60         char    reserved7[28];  /* reserved */
  61         uint    sddirctl;       /* SD direction control register */
  62         char    reserved8[712]; /* reserved */
  63         uint    scr;            /* eSDHC control register */
  64 };
  65
  66 /* Return the XFERTYP flags for a given command and data packet */
  67 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  68 {
  69         uint xfertyp = 0;
  70
  71         if (data) {
  72                 xfertyp |= XFERTYP_DPSEL;
  73 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
  74                 xfertyp |= XFERTYP_DMAEN;
  75 #endif
  76                 if (data->blocks > 1) {
  77                         xfertyp |= XFERTYP_MSBSEL;
  78                         xfertyp |= XFERTYP_BCEN;
  79 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
  80                         xfertyp |= XFERTYP_AC12EN;
  81 #endif
  82                 }
  83
  84                 if (data->flags & MMC_DATA_READ)
  85                         xfertyp |= XFERTYP_DTDSEL;
  86         }
  87
  88         if (cmd->resp_type & MMC_RSP_CRC)
  89                 xfertyp |= XFERTYP_CCCEN;
  90         if (cmd->resp_type & MMC_RSP_OPCODE)
  91                 xfertyp |= XFERTYP_CICEN;
  92         if (cmd->resp_type & MMC_RSP_136)
  93                 xfertyp |= XFERTYP_RSPTYP_136;
  94         else if (cmd->resp_type & MMC_RSP_BUSY)
  95                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
  96         else if (cmd->resp_type & MMC_RSP_PRESENT)
  97                 xfertyp |= XFERTYP_RSPTYP_48;
  98
  99 #if defined(CONFIG_MX53) || defined(CONFIG_PPC_T4240)
 100         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 101                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 102 #endif
 103         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 104 }
 105
 106 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 107 /*
 108  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 109  */
 110 static void
 111 esdhc_pio_read_write(struct mmc *mmc, struct mmc_data *data)
 112 {
 113         struct fsl_esdhc_cfg *cfg = mmc->priv;
 114         struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 115         uint blocks;
 116         char *buffer;
 117         uint databuf;
 118         uint size;
 119         uint irqstat;
 120         uint timeout;
 121
 122         if (data->flags & MMC_DATA_READ) {
 123                 blocks = data->blocks;
 124                 buffer = data->dest;
 125                 while (blocks) {
 126                         timeout = PIO_TIMEOUT;
 127                         size = data->blocksize;
 128                         irqstat = esdhc_read32(&regs->irqstat);
 129                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)
 130                                 && --timeout);
 131                         if (timeout <= 0) {
 132                                 printf("\nData Read Failed in PIO Mode.");
 133                                 return;
 134                         }
 135                         while (size && (!(irqstat & IRQSTAT_TC))) {
 136                                 udelay(100); /* Wait before last byte transfer complete */
 137                                 irqstat = esdhc_read32(&regs->irqstat);
 138                                 databuf = in_le32(&regs->datport);
 139                                 *((uint *)buffer) = databuf;
 140                                 buffer += 4;
 141                                 size -= 4;
 142                         }
 143                         blocks--;
 144                 }
 145         } else {
 146                 blocks = data->blocks;
 147                 buffer = (char *)data->src;
 148                 while (blocks) {
 149                         timeout = PIO_TIMEOUT;
 150                         size = data->blocksize;
 151                         irqstat = esdhc_read32(&regs->irqstat);
 152                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)
 153                                 && --timeout);
 154                         if (timeout <= 0) {
 155                                 printf("\nData Write Failed in PIO Mode.");
 156                                 return;
 157                         }
 158                         while (size && (!(irqstat & IRQSTAT_TC))) {
 159                                 udelay(100); /* Wait before last byte transfer complete */
 160                                 databuf = *((uint *)buffer);
 161                                 buffer += 4;
 162                                 size -= 4;
 163                                 irqstat = esdhc_read32(&regs->irqstat);
 164                                 out_le32(&regs->datport, databuf);
 165                         }
 166                         blocks--;
 167                 }
 168         }
 169 }
 170 #endif
 171
 172 static int esdhc_setup_data(struct mmc *mmc, struct mmc_data *data)
 173 {
 174         int timeout;
 175         struct fsl_esdhc_cfg *cfg = mmc->priv;
 176         struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 177
 178         uint wml_value;
 179
 180         wml_value = data->blocksize/4;
 181
 182         if (data->flags & MMC_DATA_READ) {
 183                 if (wml_value > WML_RD_WML_MAX)
 184                         wml_value = WML_RD_WML_MAX_VAL;
 185
 186                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 187 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 188                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 189 #endif
 190         } else {
 191 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 192                 flush_dcache_range((ulong)data->src,
 193                                    (ulong)data->src+data->blocks
 194                                          *data->blocksize);
 195 #endif
 196                 if (wml_value > WML_WR_WML_MAX)
 197                         wml_value = WML_WR_WML_MAX_VAL;
 198                 if ((esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL) == 0) {
 199                         printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 200                         return TIMEOUT;
 201                 }
 202
 203                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 204                                         wml_value << 16);
 205 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 206                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 207 #endif
 208         }
 209
 210         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 211
 212         /* Calculate the timeout period for data transactions */
 213         /*
 214          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 215          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 216          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 217          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 218          *              = (mmc->clock * 1/4) SD Clock cycles
 219          * As 1) >=  2)
 220          * => (2^(timeout+13)) >= mmc->clock * 1/4
 221          * Taking log2 both the sides
 222          * => timeout + 13 >= log2(mmc->clock/4)
 223          * Rounding up to next power of 2
 224          * => timeout + 13 = log2(mmc->clock/4) + 1
 225          * => timeout + 13 = fls(mmc->clock/4)
 226          */
 227         timeout = fls(mmc->clock/4);
 228         timeout -= 13;
 229
 230         if (timeout > 14)
 231                 timeout = 14;
 232
 233         if (timeout < 0)
 234                 timeout = 0;
 235
 236 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 237         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 238                 timeout++;
 239 #endif
 240
 241 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 242         timeout = 0xE;
 243 #endif
 244         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 245
 246         return 0;
 247 }
 248
 249 static void check_and_invalidate_dcache_range
 250         (struct mmc_cmd *cmd,
 251          struct mmc_data *data) {
 252         unsigned start = (unsigned)data->dest ;
 253         unsigned size = roundup(ARCH_DMA_MINALIGN,
 254                                 data->blocks*data->blocksize);
 255         unsigned end = start+size ;
 256         invalidate_dcache_range(start, end);
 257 }
 258 /*
 259  * Sends a command out on the bus.  Takes the mmc pointer,
 260  * a command pointer, and an optional data pointer.
 261  */
 262 static int
 263 esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd, struct mmc_data *data)
 264 {
 265         int     err = 0;
 266         uint    xfertyp;
 267         uint    irqstat;
 268         struct fsl_esdhc_cfg *cfg = mmc->priv;
 269         volatile struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 270
 271 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 272         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 273                 return 0;
 274 #endif
 275
 276         esdhc_write32(&regs->irqstat, -1);
 277
 278         sync();
 279
 280         /* Wait for the bus to be idle */
 281         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 282                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 283                 ;
 284
 285         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 286                 ;
 287
 288         /* Wait at least 8 SD clock cycles before the next command */
 289         /*
 290          * Note: This is way more than 8 cycles, but 1ms seems to
 291          * resolve timing issues with some cards
 292          */
 293         udelay(1000);
 294
 295         /* Set up for a data transfer if we have one */
 296         if (data) {
 297                 err = esdhc_setup_data(mmc, data);
 298                 if(err)
 299                         return err;
 300         }
 301
 302         /* Figure out the transfer arguments */
 303         xfertyp = esdhc_xfertyp(cmd, data);
 304
 305         /* Mask all irqs */
 306         esdhc_write32(&regs->irqsigen, 0);
 307
 308         /* Send the command */
 309         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 310 #if defined(CONFIG_FSL_USDHC)
 311         esdhc_write32(&regs->mixctrl,
 312         (esdhc_read32(&regs->mixctrl) & 0xFFFFFF80) | (xfertyp & 0x7F));
 313         esdhc_write32(&regs->xfertyp, xfertyp & 0xFFFF0000);
 314 #else
 315         esdhc_write32(&regs->xfertyp, xfertyp);
 316 #endif
 317
 318         /* Wait for the command to complete */
 319         while (!(esdhc_read32(&regs->irqstat) & (IRQSTAT_CC | IRQSTAT_CTOE)))
 320                 ;
 321
 322         irqstat = esdhc_read32(&regs->irqstat);
 323
 324         if (irqstat & CMD_ERR) {
 325                 err = COMM_ERR;
 326                 goto out;
 327         }
 328
 329         if (irqstat & IRQSTAT_CTOE) {
 330                 err = TIMEOUT;
 331                 goto out;
 332         }
 333
 334         /* Workaround for ESDHC errata ENGcm03648 */
 335         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 336                 int timeout = 2500;
 337
 338                 /* Poll on DATA0 line for cmd with busy signal for 250 ms */
 339                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 340                                         PRSSTAT_DAT0)) {
 341                         udelay(100);
 342                         timeout--;
 343                 }
 344
 345                 if (timeout <= 0) {
 346                         printf("Timeout waiting for DAT0 to go high!\n");
 347                         err = TIMEOUT;
 348                         goto out;
 349                 }
 350         }
 351
 352         /* Copy the response to the response buffer */
 353         if (cmd->resp_type & MMC_RSP_136) {
 354                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 355
 356                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 357                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 358                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 359                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 360                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 361                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 362                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 363                 cmd->response[3] = (cmdrsp0 << 8);
 364         } else
 365                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 366
 367         /* Wait until all of the blocks are transferred */
 368         if (data) {
 369 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 370                 esdhc_pio_read_write(mmc, data);
 371 #else
 372                 do {
 373                         irqstat = esdhc_read32(&regs->irqstat);
 374
 375                         if (irqstat & IRQSTAT_DTOE) {
 376                                 err = TIMEOUT;
 377                                 goto out;
 378                         }
 379
 380                         if (irqstat & DATA_ERR) {
 381                                 err = COMM_ERR;
 382                                 goto out;
 383                         }
 384                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 385
 386                 if (data->flags & MMC_DATA_READ)
 387                         check_and_invalidate_dcache_range(cmd, data);
 388 #endif
 389         }
 390
 391 out:
 392         /* Reset CMD and DATA portions on error */
 393         if (err) {
 394                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 395                               SYSCTL_RSTC);
 396                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 397                         ;
 398
 399                 if (data) {
 400                         esdhc_write32(&regs->sysctl,
 401                                       esdhc_read32(&regs->sysctl) |
 402                                       SYSCTL_RSTD);
 403                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 404                                 ;
 405                 }
 406         }
 407
 408         esdhc_write32(&regs->irqstat, -1);
 409
 410         return err;
 411 }
 412
 413 static void set_sysctl(struct mmc *mmc, uint clock)
 414 {
 415         int div, pre_div;
 416         struct fsl_esdhc_cfg *cfg = mmc->priv;
 417         volatile struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 418         int sdhc_clk = cfg->sdhc_clk;
 419         uint clk;
 420
 421         if (clock < mmc->cfg->f_min)
 422                 clock = mmc->cfg->f_min;
 423
 424         if (sdhc_clk / 16 > clock) {
 425                 for (pre_div = 2; pre_div < 256; pre_div *= 2)
 426                         if ((sdhc_clk / pre_div) <= (clock * 16))
 427                                 break;
 428         } else
 429                 pre_div = 2;
 430
 431         for (div = 1; div <= 16; div++)
 432                 if ((sdhc_clk / (div * pre_div)) <= clock)
 433                         break;
 434
 435         pre_div >>= 1;
 436         div -= 1;
 437
 438         clk = (pre_div << 8) | (div << 4);
 439
 440         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 441
 442         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 443
 444         udelay(10000);
 445
 446         clk = SYSCTL_PEREN | SYSCTL_CKEN;
 447
 448         esdhc_setbits32(&regs->sysctl, clk);
 449 }
 450
 451 static void esdhc_set_ios(struct mmc *mmc)
 452 {
 453         struct fsl_esdhc_cfg *cfg = mmc->priv;
 454         struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 455
 456         /* Set the clock speed */
 457         set_sysctl(mmc, mmc->clock);
 458
 459         /* Set the bus width */
 460         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 461
 462         if (mmc->bus_width == 4)
 463                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 464         else if (mmc->bus_width == 8)
 465                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 466
 467 }
 468
 469 static int esdhc_init(struct mmc *mmc)
 470 {
 471         struct fsl_esdhc_cfg *cfg = mmc->priv;
 472         struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 473         int timeout = 1000;
 474
 475         /* Reset the entire host controller */
 476         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 477
 478         /* Wait until the controller is available */
 479         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 480                 udelay(1000);
 481
 482 #ifndef ARCH_MXC
 483         /* Enable cache snooping */
 484         esdhc_write32(&regs->scr, 0x00000040);
 485 #endif
 486
 487         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 488
 489         /* Set the initial clock speed */
 490         mmc_set_clock(mmc, 400000);
 491
 492         /* Disable the BRR and BWR bits in IRQSTAT */
 493         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 494
 495         /* Put the PROCTL reg back to the default */
 496         esdhc_write32(&regs->proctl, PROCTL_INIT);
 497
 498         /* Set timout to the maximum value */
 499         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 500
 501         return 0;
 502 }
 503
 504 static int esdhc_getcd(struct mmc *mmc)
 505 {
 506         struct fsl_esdhc_cfg *cfg = mmc->priv;
 507         struct fsl_esdhc *regs = (struct fsl_esdhc *)cfg->esdhc_base;
 508         int timeout = 1000;
 509
 510 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 511         if (CONFIG_ESDHC_DETECT_QUIRK)
 512                 return 1;
 513 #endif
 514         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 515                 udelay(1000);
 516
 517         return timeout > 0;
 518 }
 519
 520 static void esdhc_reset(struct fsl_esdhc *regs)
 521 {
 522         unsigned long timeout = 100; /* wait max 100 ms */
 523
 524         /* reset the controller */
 525         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 526
 527         /* hardware clears the bit when it is done */
 528         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA) && --timeout)
 529                 udelay(1000);
 530         if (!timeout)
 531                 printf("MMC/SD: Reset never completed.\n");
 532 }
 533
 534 static const struct mmc_ops esdhc_ops = {
 535         .send_cmd       = esdhc_send_cmd,
 536         .set_ios        = esdhc_set_ios,
 537         .init           = esdhc_init,
 538         .getcd          = esdhc_getcd,
 539 };
 540
 541 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 542 {
 543         struct fsl_esdhc *regs;
 544         struct mmc *mmc;
 545         u32 caps, voltage_caps;
 546
 547         if (!cfg)
 548                 return -1;
 549
 550         regs = (struct fsl_esdhc *)cfg->esdhc_base;
 551
 552         /* First reset the eSDHC controller */
 553         esdhc_reset(regs);
 554
 555         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_HCKEN
 556                                 | SYSCTL_IPGEN | SYSCTL_CKEN);
 557
 558         memset(&cfg->cfg, 0, sizeof(cfg->cfg));
 559
 560         voltage_caps = 0;
 561         caps = regs->hostcapblt;
 562
 563 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 564         caps = caps & ~(ESDHC_HOSTCAPBLT_SRS |
 565                         ESDHC_HOSTCAPBLT_VS18 | ESDHC_HOSTCAPBLT_VS30);
 566 #endif
 567
 568 /* T4240 host controller capabilities register should have VS33 bit */
 569 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 570         caps = caps | ESDHC_HOSTCAPBLT_VS33;
 571 #endif
 572
 573         if (caps & ESDHC_HOSTCAPBLT_VS18)
 574                 voltage_caps |= MMC_VDD_165_195;
 575         if (caps & ESDHC_HOSTCAPBLT_VS30)
 576                 voltage_caps |= MMC_VDD_29_30 | MMC_VDD_30_31;
 577         if (caps & ESDHC_HOSTCAPBLT_VS33)
 578                 voltage_caps |= MMC_VDD_32_33 | MMC_VDD_33_34;
 579
 580         cfg->cfg.name = "FSL_SDHC";
 581         cfg->cfg.ops = &esdhc_ops;
 582 #ifdef CONFIG_SYS_SD_VOLTAGE
 583         cfg->cfg.voltages = CONFIG_SYS_SD_VOLTAGE;
 584 #else
 585         cfg->cfg.voltages = MMC_VDD_32_33 | MMC_VDD_33_34;
 586 #endif
 587         if ((cfg->cfg.voltages & voltage_caps) == 0) {
 588                 printf("voltage not supported by controller\n");
 589                 return -1;
 590         }
 591
 592         cfg->cfg.host_caps = MMC_MODE_4BIT | MMC_MODE_8BIT | MMC_MODE_HC;
 593
 594         if (cfg->max_bus_width > 0) {
 595                 if (cfg->max_bus_width < 8)
 596                         cfg->cfg.host_caps &= ~MMC_MODE_8BIT;
 597                 if (cfg->max_bus_width < 4)
 598                         cfg->cfg.host_caps &= ~MMC_MODE_4BIT;
 599         }
 600
 601         if (caps & ESDHC_HOSTCAPBLT_HSS)
 602                 cfg->cfg.host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 603
 604 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 605         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 606                 cfg->cfg.host_caps &= ~MMC_MODE_8BIT;
 607 #endif
 608
 609         cfg->cfg.f_min = 400000;
 610         cfg->cfg.f_max = MIN(gd->arch.sdhc_clk, 52000000);
 611
 612         cfg->cfg.b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 613
 614         mmc = mmc_create(&cfg->cfg, cfg);
 615         if (mmc == NULL)
 616                 return -1;
 617
 618         return 0;
 619 }
 620
 621 int fsl_esdhc_mmc_init(bd_t *bis)
 622 {
 623         struct fsl_esdhc_cfg *cfg;
 624
 625         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 626         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 627         cfg->sdhc_clk = gd->arch.sdhc_clk;
 628         return fsl_esdhc_initialize(bis, cfg);
 629 }
 630
 631 #ifdef CONFIG_OF_LIBFDT
 632 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 633 {
 634         const char *compat = "fsl,esdhc";
 635
 636 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 637         if (!hwconfig("esdhc")) {
 638                 do_fixup_by_compat(blob, compat, "status", "disabled",
 639                                 8 + 1, 1);
 640                 return;
 641         }
 642 #endif
 643
 644         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 645                                gd->arch.sdhc_clk, 1);
 646
 647         do_fixup_by_compat(blob, compat, "status", "okay",
 648                            4 + 1, 1);
 649 }
 650 #endif