drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019 NXP Semiconductors
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <clk.h>
  16 #include <errno.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <part.h>
  20 #include <malloc.h>
  21 #include <fsl_esdhc.h>
  22 #include <fdt_support.h>
  23 #include <asm/io.h>
  24 #include <dm.h>
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 struct fsl_esdhc {
  29         uint    dsaddr;         /* SDMA system address register */
  30         uint    blkattr;        /* Block attributes register */
  31         uint    cmdarg;         /* Command argument register */
  32         uint    xfertyp;        /* Transfer type register */
  33         uint    cmdrsp0;        /* Command response 0 register */
  34         uint    cmdrsp1;        /* Command response 1 register */
  35         uint    cmdrsp2;        /* Command response 2 register */
  36         uint    cmdrsp3;        /* Command response 3 register */
  37         uint    datport;        /* Buffer data port register */
  38         uint    prsstat;        /* Present state register */
  39         uint    proctl;         /* Protocol control register */
  40         uint    sysctl;         /* System Control Register */
  41         uint    irqstat;        /* Interrupt status register */
  42         uint    irqstaten;      /* Interrupt status enable register */
  43         uint    irqsigen;       /* Interrupt signal enable register */
  44         uint    autoc12err;     /* Auto CMD error status register */
  45         uint    hostcapblt;     /* Host controller capabilities register */
  46         uint    wml;            /* Watermark level register */
  47         char    reserved1[8];   /* reserved */
  48         uint    fevt;           /* Force event register */
  49         uint    admaes;         /* ADMA error status register */
  50         uint    adsaddr;        /* ADMA system address register */
  51         char    reserved2[160];
  52         uint    hostver;        /* Host controller version register */
  53         char    reserved3[4];   /* reserved */
  54         uint    dmaerraddr;     /* DMA error address register */
  55         char    reserved4[4];   /* reserved */
  56         uint    dmaerrattr;     /* DMA error attribute register */
  57         char    reserved5[4];   /* reserved */
  58         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  59         char    reserved6[756]; /* reserved */
  60         uint    esdhcctl;       /* eSDHC control register */
  61 };
  62
  63 struct fsl_esdhc_plat {
  64         struct mmc_config cfg;
  65         struct mmc mmc;
  66 };
  67
  68 /**
  69  * struct fsl_esdhc_priv
  70  *
  71  * @esdhc_regs: registers of the sdhc controller
  72  * @sdhc_clk: Current clk of the sdhc controller
  73  * @bus_width: bus width, 1bit, 4bit or 8bit
  74  * @cfg: mmc config
  75  * @mmc: mmc
  76  * Following is used when Driver Model is enabled for MMC
  77  * @dev: pointer for the device
  78  * @non_removable: 0: removable; 1: non-removable
  79  * @wp_enable: 1: enable checking wp; 0: no check
  80  * @cd_gpio: gpio for card detection
  81  * @wp_gpio: gpio for write protection
  82  */
  83 struct fsl_esdhc_priv {
  84         struct fsl_esdhc *esdhc_regs;
  85         unsigned int sdhc_clk;
  86         struct clk per_clk;
  87         unsigned int clock;
  88 #if !CONFIG_IS_ENABLED(DM_MMC)
  89         struct mmc *mmc;
  90 #endif
  91         struct udevice *dev;
  92         int non_removable;
  93         int wp_enable;
  94 };
  95
  96 /* Return the XFERTYP flags for a given command and data packet */
  97 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  98 {
  99         uint xfertyp = 0;
 100
 101         if (data) {
 102                 xfertyp |= XFERTYP_DPSEL;
 103 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 104                 xfertyp |= XFERTYP_DMAEN;
 105 #endif
 106                 if (data->blocks > 1) {
 107                         xfertyp |= XFERTYP_MSBSEL;
 108                         xfertyp |= XFERTYP_BCEN;
 109 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 110                         xfertyp |= XFERTYP_AC12EN;
 111 #endif
 112                 }
 113
 114                 if (data->flags & MMC_DATA_READ)
 115                         xfertyp |= XFERTYP_DTDSEL;
 116         }
 117
 118         if (cmd->resp_type & MMC_RSP_CRC)
 119                 xfertyp |= XFERTYP_CCCEN;
 120         if (cmd->resp_type & MMC_RSP_OPCODE)
 121                 xfertyp |= XFERTYP_CICEN;
 122         if (cmd->resp_type & MMC_RSP_136)
 123                 xfertyp |= XFERTYP_RSPTYP_136;
 124         else if (cmd->resp_type & MMC_RSP_BUSY)
 125                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 126         else if (cmd->resp_type & MMC_RSP_PRESENT)
 127                 xfertyp |= XFERTYP_RSPTYP_48;
 128
 129         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 130                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 131
 132         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 133 }
 134
 135 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 136 /*
 137  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 138  */
 139 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 140                                  struct mmc_data *data)
 141 {
 142         struct fsl_esdhc *regs = priv->esdhc_regs;
 143         uint blocks;
 144         char *buffer;
 145         uint databuf;
 146         uint size;
 147         uint irqstat;
 148         ulong start;
 149
 150         if (data->flags & MMC_DATA_READ) {
 151                 blocks = data->blocks;
 152                 buffer = data->dest;
 153                 while (blocks) {
 154                         start = get_timer(0);
 155                         size = data->blocksize;
 156                         irqstat = esdhc_read32(&regs->irqstat);
 157                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 158                                 if (get_timer(start) > PIO_TIMEOUT) {
 159                                         printf("\nData Read Failed in PIO Mode.");
 160                                         return;
 161                                 }
 162                         }
 163                         while (size && (!(irqstat & IRQSTAT_TC))) {
 164                                 udelay(100); /* Wait before last byte transfer complete */
 165                                 irqstat = esdhc_read32(&regs->irqstat);
 166                                 databuf = in_le32(&regs->datport);
 167                                 *((uint *)buffer) = databuf;
 168                                 buffer += 4;
 169                                 size -= 4;
 170                         }
 171                         blocks--;
 172                 }
 173         } else {
 174                 blocks = data->blocks;
 175                 buffer = (char *)data->src;
 176                 while (blocks) {
 177                         start = get_timer(0);
 178                         size = data->blocksize;
 179                         irqstat = esdhc_read32(&regs->irqstat);
 180                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 181                                 if (get_timer(start) > PIO_TIMEOUT) {
 182                                         printf("\nData Write Failed in PIO Mode.");
 183                                         return;
 184                                 }
 185                         }
 186                         while (size && (!(irqstat & IRQSTAT_TC))) {
 187                                 udelay(100); /* Wait before last byte transfer complete */
 188                                 databuf = *((uint *)buffer);
 189                                 buffer += 4;
 190                                 size -= 4;
 191                                 irqstat = esdhc_read32(&regs->irqstat);
 192                                 out_le32(&regs->datport, databuf);
 193                         }
 194                         blocks--;
 195                 }
 196         }
 197 }
 198 #endif
 199
 200 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 201                             struct mmc_data *data)
 202 {
 203         int timeout;
 204         struct fsl_esdhc *regs = priv->esdhc_regs;
 205 #if defined(CONFIG_FSL_LAYERSCAPE)
 206         dma_addr_t addr;
 207 #endif
 208         uint wml_value;
 209
 210         wml_value = data->blocksize/4;
 211
 212         if (data->flags & MMC_DATA_READ) {
 213                 if (wml_value > WML_RD_WML_MAX)
 214                         wml_value = WML_RD_WML_MAX_VAL;
 215
 216                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 217 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 218 #if defined(CONFIG_FSL_LAYERSCAPE)
 219                 addr = virt_to_phys((void *)(data->dest));
 220                 if (upper_32_bits(addr))
 221                         printf("Error found for upper 32 bits\n");
 222                 else
 223                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 224 #else
 225                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 226 #endif
 227 #endif
 228         } else {
 229 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 230                 flush_dcache_range((ulong)data->src,
 231                                    (ulong)data->src+data->blocks
 232                                          *data->blocksize);
 233 #endif
 234                 if (wml_value > WML_WR_WML_MAX)
 235                         wml_value = WML_WR_WML_MAX_VAL;
 236                 if (priv->wp_enable) {
 237                         if ((esdhc_read32(&regs->prsstat) &
 238                             PRSSTAT_WPSPL) == 0) {
 239                                 printf("\nThe SD card is locked. Can not write to a locked card.\n\n");
 240                                 return -ETIMEDOUT;
 241                         }
 242                 }
 243
 244                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 245                                         wml_value << 16);
 246 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 247 #if defined(CONFIG_FSL_LAYERSCAPE)
 248                 addr = virt_to_phys((void *)(data->src));
 249                 if (upper_32_bits(addr))
 250                         printf("Error found for upper 32 bits\n");
 251                 else
 252                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 253 #else
 254                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 255 #endif
 256 #endif
 257         }
 258
 259         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 260
 261         /* Calculate the timeout period for data transactions */
 262         /*
 263          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 264          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 265          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 266          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 267          *              = (mmc->clock * 1/4) SD Clock cycles
 268          * As 1) >=  2)
 269          * => (2^(timeout+13)) >= mmc->clock * 1/4
 270          * Taking log2 both the sides
 271          * => timeout + 13 >= log2(mmc->clock/4)
 272          * Rounding up to next power of 2
 273          * => timeout + 13 = log2(mmc->clock/4) + 1
 274          * => timeout + 13 = fls(mmc->clock/4)
 275          *
 276          * However, the MMC spec "It is strongly recommended for hosts to
 277          * implement more than 500ms timeout value even if the card
 278          * indicates the 250ms maximum busy length."  Even the previous
 279          * value of 300ms is known to be insufficient for some cards.
 280          * So, we use
 281          * => timeout + 13 = fls(mmc->clock/2)
 282          */
 283         timeout = fls(mmc->clock/2);
 284         timeout -= 13;
 285
 286         if (timeout > 14)
 287                 timeout = 14;
 288
 289         if (timeout < 0)
 290                 timeout = 0;
 291
 292 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 293         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 294                 timeout++;
 295 #endif
 296
 297 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 298         timeout = 0xE;
 299 #endif
 300         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 301
 302         return 0;
 303 }
 304
 305 static void check_and_invalidate_dcache_range
 306         (struct mmc_cmd *cmd,
 307          struct mmc_data *data) {
 308         unsigned start = 0;
 309         unsigned end = 0;
 310         unsigned size = roundup(ARCH_DMA_MINALIGN,
 311                                 data->blocks*data->blocksize);
 312 #if defined(CONFIG_FSL_LAYERSCAPE)
 313         dma_addr_t addr;
 314
 315         addr = virt_to_phys((void *)(data->dest));
 316         if (upper_32_bits(addr))
 317                 printf("Error found for upper 32 bits\n");
 318         else
 319                 start = lower_32_bits(addr);
 320 #else
 321         start = (unsigned)data->dest;
 322 #endif
 323         end = start + size;
 324         invalidate_dcache_range(start, end);
 325 }
 326
 327 /*
 328  * Sends a command out on the bus.  Takes the mmc pointer,
 329  * a command pointer, and an optional data pointer.
 330  */
 331 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 332                                  struct mmc_cmd *cmd, struct mmc_data *data)
 333 {
 334         int     err = 0;
 335         uint    xfertyp;
 336         uint    irqstat;
 337         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 338         struct fsl_esdhc *regs = priv->esdhc_regs;
 339         unsigned long start;
 340
 341 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 342         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 343                 return 0;
 344 #endif
 345
 346         esdhc_write32(&regs->irqstat, -1);
 347
 348         sync();
 349
 350         /* Wait for the bus to be idle */
 351         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 352                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 353                 ;
 354
 355         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 356                 ;
 357
 358         /* Wait at least 8 SD clock cycles before the next command */
 359         /*
 360          * Note: This is way more than 8 cycles, but 1ms seems to
 361          * resolve timing issues with some cards
 362          */
 363         udelay(1000);
 364
 365         /* Set up for a data transfer if we have one */
 366         if (data) {
 367                 err = esdhc_setup_data(priv, mmc, data);
 368                 if(err)
 369                         return err;
 370
 371                 if (data->flags & MMC_DATA_READ)
 372                         check_and_invalidate_dcache_range(cmd, data);
 373         }
 374
 375         /* Figure out the transfer arguments */
 376         xfertyp = esdhc_xfertyp(cmd, data);
 377
 378         /* Mask all irqs */
 379         esdhc_write32(&regs->irqsigen, 0);
 380
 381         /* Send the command */
 382         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 383         esdhc_write32(&regs->xfertyp, xfertyp);
 384
 385         /* Wait for the command to complete */
 386         start = get_timer(0);
 387         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 388                 if (get_timer(start) > 1000) {
 389                         err = -ETIMEDOUT;
 390                         goto out;
 391                 }
 392         }
 393
 394         irqstat = esdhc_read32(&regs->irqstat);
 395
 396         if (irqstat & CMD_ERR) {
 397                 err = -ECOMM;
 398                 goto out;
 399         }
 400
 401         if (irqstat & IRQSTAT_CTOE) {
 402                 err = -ETIMEDOUT;
 403                 goto out;
 404         }
 405
 406         /* Workaround for ESDHC errata ENGcm03648 */
 407         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 408                 int timeout = 6000;
 409
 410                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 411                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 412                                         PRSSTAT_DAT0)) {
 413                         udelay(100);
 414                         timeout--;
 415                 }
 416
 417                 if (timeout <= 0) {
 418                         printf("Timeout waiting for DAT0 to go high!\n");
 419                         err = -ETIMEDOUT;
 420                         goto out;
 421                 }
 422         }
 423
 424         /* Copy the response to the response buffer */
 425         if (cmd->resp_type & MMC_RSP_136) {
 426                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 427
 428                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 429                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 430                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 431                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 432                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 433                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 434                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 435                 cmd->response[3] = (cmdrsp0 << 8);
 436         } else
 437                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 438
 439         /* Wait until all of the blocks are transferred */
 440         if (data) {
 441 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 442                 esdhc_pio_read_write(priv, data);
 443 #else
 444                 do {
 445                         irqstat = esdhc_read32(&regs->irqstat);
 446
 447                         if (irqstat & IRQSTAT_DTOE) {
 448                                 err = -ETIMEDOUT;
 449                                 goto out;
 450                         }
 451
 452                         if (irqstat & DATA_ERR) {
 453                                 err = -ECOMM;
 454                                 goto out;
 455                         }
 456                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 457
 458                 /*
 459                  * Need invalidate the dcache here again to avoid any
 460                  * cache-fill during the DMA operations such as the
 461                  * speculative pre-fetching etc.
 462                  */
 463                 if (data->flags & MMC_DATA_READ) {
 464                         check_and_invalidate_dcache_range(cmd, data);
 465                 }
 466 #endif
 467         }
 468
 469 out:
 470         /* Reset CMD and DATA portions on error */
 471         if (err) {
 472                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 473                               SYSCTL_RSTC);
 474                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 475                         ;
 476
 477                 if (data) {
 478                         esdhc_write32(&regs->sysctl,
 479                                       esdhc_read32(&regs->sysctl) |
 480                                       SYSCTL_RSTD);
 481                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 482                                 ;
 483                 }
 484         }
 485
 486         esdhc_write32(&regs->irqstat, -1);
 487
 488         return err;
 489 }
 490
 491 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 492 {
 493         struct fsl_esdhc *regs = priv->esdhc_regs;
 494         int div = 1;
 495         int pre_div = 2;
 496         unsigned int sdhc_clk = priv->sdhc_clk;
 497         u32 time_out;
 498         u32 value;
 499         uint clk;
 500
 501         if (clock < mmc->cfg->f_min)
 502                 clock = mmc->cfg->f_min;
 503
 504         while (sdhc_clk / (16 * pre_div) > clock && pre_div < 256)
 505                 pre_div *= 2;
 506
 507         while (sdhc_clk / (div * pre_div) > clock && div < 16)
 508                 div++;
 509
 510         pre_div >>= 1;
 511         div -= 1;
 512
 513         clk = (pre_div << 8) | (div << 4);
 514
 515         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 516
 517         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 518
 519         time_out = 20;
 520         value = PRSSTAT_SDSTB;
 521         while (!(esdhc_read32(&regs->prsstat) & value)) {
 522                 if (time_out == 0) {
 523                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 524                         break;
 525                 }
 526                 time_out--;
 527                 mdelay(1);
 528         }
 529
 530         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 531 }
 532
 533 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 534 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 535 {
 536         struct fsl_esdhc *regs = priv->esdhc_regs;
 537         u32 value;
 538         u32 time_out;
 539
 540         value = esdhc_read32(&regs->sysctl);
 541
 542         if (enable)
 543                 value |= SYSCTL_CKEN;
 544         else
 545                 value &= ~SYSCTL_CKEN;
 546
 547         esdhc_write32(&regs->sysctl, value);
 548
 549         time_out = 20;
 550         value = PRSSTAT_SDSTB;
 551         while (!(esdhc_read32(&regs->prsstat) & value)) {
 552                 if (time_out == 0) {
 553                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 554                         break;
 555                 }
 556                 time_out--;
 557                 mdelay(1);
 558         }
 559 }
 560 #endif
 561
 562 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 563 {
 564         struct fsl_esdhc *regs = priv->esdhc_regs;
 565
 566 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 567         /* Select to use peripheral clock */
 568         esdhc_clock_control(priv, false);
 569         esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 570         esdhc_clock_control(priv, true);
 571 #endif
 572         /* Set the clock speed */
 573         if (priv->clock != mmc->clock)
 574                 set_sysctl(priv, mmc, mmc->clock);
 575
 576         /* Set the bus width */
 577         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 578
 579         if (mmc->bus_width == 4)
 580                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 581         else if (mmc->bus_width == 8)
 582                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 583
 584         return 0;
 585 }
 586
 587 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 588 {
 589         struct fsl_esdhc *regs = priv->esdhc_regs;
 590         ulong start;
 591
 592         /* Reset the entire host controller */
 593         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 594
 595         /* Wait until the controller is available */
 596         start = get_timer(0);
 597         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 598                 if (get_timer(start) > 1000)
 599                         return -ETIMEDOUT;
 600         }
 601
 602         /* Enable cache snooping */
 603         esdhc_write32(&regs->esdhcctl, 0x00000040);
 604
 605         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 606
 607         /* Set the initial clock speed */
 608         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 609
 610         /* Disable the BRR and BWR bits in IRQSTAT */
 611         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 612
 613         /* Put the PROCTL reg back to the default */
 614         esdhc_write32(&regs->proctl, PROCTL_INIT);
 615
 616         /* Set timout to the maximum value */
 617         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 618
 619         return 0;
 620 }
 621
 622 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 623 {
 624         struct fsl_esdhc *regs = priv->esdhc_regs;
 625         int timeout = 1000;
 626
 627 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 628         if (CONFIG_ESDHC_DETECT_QUIRK)
 629                 return 1;
 630 #endif
 631
 632 #if CONFIG_IS_ENABLED(DM_MMC)
 633         if (priv->non_removable)
 634                 return 1;
 635 #endif
 636
 637         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 638                 udelay(1000);
 639
 640         return timeout > 0;
 641 }
 642
 643 #if !CONFIG_IS_ENABLED(DM_MMC)
 644 static int esdhc_getcd(struct mmc *mmc)
 645 {
 646         struct fsl_esdhc_priv *priv = mmc->priv;
 647
 648         return esdhc_getcd_common(priv);
 649 }
 650
 651 static int esdhc_init(struct mmc *mmc)
 652 {
 653         struct fsl_esdhc_priv *priv = mmc->priv;
 654
 655         return esdhc_init_common(priv, mmc);
 656 }
 657
 658 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 659                           struct mmc_data *data)
 660 {
 661         struct fsl_esdhc_priv *priv = mmc->priv;
 662
 663         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 664 }
 665
 666 static int esdhc_set_ios(struct mmc *mmc)
 667 {
 668         struct fsl_esdhc_priv *priv = mmc->priv;
 669
 670         return esdhc_set_ios_common(priv, mmc);
 671 }
 672
 673 static const struct mmc_ops esdhc_ops = {
 674         .getcd          = esdhc_getcd,
 675         .init           = esdhc_init,
 676         .send_cmd       = esdhc_send_cmd,
 677         .set_ios        = esdhc_set_ios,
 678 };
 679 #endif
 680
 681 static void fsl_esdhc_get_cfg_common(struct fsl_esdhc_priv *priv,
 682                                      struct mmc_config *cfg)
 683 {
 684         struct fsl_esdhc *regs = priv->esdhc_regs;
 685         u32 caps;
 686
 687         caps = esdhc_read32(&regs->hostcapblt);
 688 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 689         caps &= ~(HOSTCAPBLT_SRS | HOSTCAPBLT_VS18 | HOSTCAPBLT_VS30);
 690 #endif
 691 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 692         caps |= HOSTCAPBLT_VS33;
 693 #endif
 694         if (caps & HOSTCAPBLT_VS18)
 695                 cfg->voltages |= MMC_VDD_165_195;
 696         if (caps & HOSTCAPBLT_VS30)
 697                 cfg->voltages |= MMC_VDD_29_30 | MMC_VDD_30_31;
 698         if (caps & HOSTCAPBLT_VS33)
 699                 cfg->voltages |= MMC_VDD_32_33 | MMC_VDD_33_34;
 700
 701         cfg->name = "FSL_SDHC";
 702
 703         if (caps & HOSTCAPBLT_HSS)
 704                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 705
 706         cfg->f_min = 400000;
 707         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 708         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 709 }
 710
 711 #if !CONFIG_IS_ENABLED(DM_MMC)
 712 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 713 {
 714         struct fsl_esdhc_plat *plat;
 715         struct fsl_esdhc_priv *priv;
 716         struct mmc_config *mmc_cfg;
 717         struct mmc *mmc;
 718
 719         if (!cfg)
 720                 return -EINVAL;
 721
 722         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 723         if (!priv)
 724                 return -ENOMEM;
 725         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 726         if (!plat) {
 727                 free(priv);
 728                 return -ENOMEM;
 729         }
 730
 731         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 732         priv->sdhc_clk = cfg->sdhc_clk;
 733         priv->wp_enable  = cfg->wp_enable;
 734
 735         mmc_cfg = &plat->cfg;
 736
 737         if (cfg->max_bus_width == 8) {
 738                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 739                                       MMC_MODE_8BIT;
 740         } else if (cfg->max_bus_width == 4) {
 741                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT;
 742         } else if (cfg->max_bus_width == 1) {
 743                 mmc_cfg->host_caps |= MMC_MODE_1BIT;
 744         } else {
 745                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 746                                       MMC_MODE_8BIT;
 747                 printf("No max bus width provided. Assume 8-bit supported.\n");
 748         }
 749
 750 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 751         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 752                 mmc_cfg->host_caps &= ~MMC_MODE_8BIT;
 753 #endif
 754         mmc_cfg->ops = &esdhc_ops;
 755
 756         fsl_esdhc_get_cfg_common(priv, mmc_cfg);
 757
 758         mmc = mmc_create(mmc_cfg, priv);
 759         if (!mmc)
 760                 return -EIO;
 761
 762         priv->mmc = mmc;
 763         return 0;
 764 }
 765
 766 int fsl_esdhc_mmc_init(bd_t *bis)
 767 {
 768         struct fsl_esdhc_cfg *cfg;
 769
 770         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 771         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 772         cfg->sdhc_clk = gd->arch.sdhc_clk;
 773         return fsl_esdhc_initialize(bis, cfg);
 774 }
 775 #endif
 776
 777 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 778 void mmc_adapter_card_type_ident(void)
 779 {
 780         u8 card_id;
 781         u8 value;
 782
 783         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 784         gd->arch.sdhc_adapter = card_id;
 785
 786         switch (card_id) {
 787         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 788                 value = QIXIS_READ(brdcfg[5]);
 789                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 790                 QIXIS_WRITE(brdcfg[5], value);
 791                 break;
 792         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 793                 value = QIXIS_READ(pwr_ctl[1]);
 794                 value |= QIXIS_EVDD_BY_SDHC_VS;
 795                 QIXIS_WRITE(pwr_ctl[1], value);
 796                 break;
 797         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 798                 value = QIXIS_READ(brdcfg[5]);
 799                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 800                 QIXIS_WRITE(brdcfg[5], value);
 801                 break;
 802         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 803                 break;
 804         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 805                 break;
 806         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 807                 break;
 808         case QIXIS_ESDHC_NO_ADAPTER:
 809                 break;
 810         default:
 811                 break;
 812         }
 813 }
 814 #endif
 815
 816 #ifdef CONFIG_OF_LIBFDT
 817 __weak int esdhc_status_fixup(void *blob, const char *compat)
 818 {
 819 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 820         if (!hwconfig("esdhc")) {
 821                 do_fixup_by_compat(blob, compat, "status", "disabled",
 822                                 sizeof("disabled"), 1);
 823                 return 1;
 824         }
 825 #endif
 826         return 0;
 827 }
 828
 829 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 830 {
 831         const char *compat = "fsl,esdhc";
 832
 833         if (esdhc_status_fixup(blob, compat))
 834                 return;
 835
 836 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 837         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 838                                gd->arch.sdhc_clk, 1);
 839 #else
 840         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 841                                gd->arch.sdhc_clk, 1);
 842 #endif
 843 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 844         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 845                                (u32)(gd->arch.sdhc_adapter), 1);
 846 #endif
 847 }
 848 #endif
 849
 850 #if CONFIG_IS_ENABLED(DM_MMC)
 851 #ifndef CONFIG_PPC
 852 #include <asm/arch/clock.h>
 853 #endif
 854 static int fsl_esdhc_probe(struct udevice *dev)
 855 {
 856         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 857         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 858         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 859         fdt_addr_t addr;
 860         struct mmc *mmc;
 861         int ret;
 862
 863         addr = dev_read_addr(dev);
 864         if (addr == FDT_ADDR_T_NONE)
 865                 return -EINVAL;
 866 #ifdef CONFIG_PPC
 867         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 868 #else
 869         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 870 #endif
 871         priv->dev = dev;
 872
 873         if (dev_read_bool(dev, "non-removable")) {
 874                 priv->non_removable = 1;
 875          } else {
 876                 priv->non_removable = 0;
 877         }
 878
 879         priv->wp_enable = 1;
 880
 881         if (IS_ENABLED(CONFIG_CLK)) {
 882                 /* Assigned clock already set clock */
 883                 ret = clk_get_by_name(dev, "per", &priv->per_clk);
 884                 if (ret) {
 885                         printf("Failed to get per_clk\n");
 886                         return ret;
 887                 }
 888                 ret = clk_enable(&priv->per_clk);
 889                 if (ret) {
 890                         printf("Failed to enable per_clk\n");
 891                         return ret;
 892                 }
 893
 894                 priv->sdhc_clk = clk_get_rate(&priv->per_clk);
 895         } else {
 896 #ifndef CONFIG_PPC
 897                 priv->sdhc_clk = mxc_get_clock(MXC_ESDHC_CLK + dev->seq);
 898 #else
 899                 priv->sdhc_clk = gd->arch.sdhc_clk;
 900 #endif
 901                 if (priv->sdhc_clk <= 0) {
 902                         dev_err(dev, "Unable to get clk for %s\n", dev->name);
 903                         return -EINVAL;
 904                 }
 905         }
 906
 907         fsl_esdhc_get_cfg_common(priv, &plat->cfg);
 908
 909         mmc_of_parse(dev, &plat->cfg);
 910
 911         mmc = &plat->mmc;
 912         mmc->cfg = &plat->cfg;
 913         mmc->dev = dev;
 914
 915         upriv->mmc = mmc;
 916
 917         return esdhc_init_common(priv, mmc);
 918 }
 919
 920 static int fsl_esdhc_get_cd(struct udevice *dev)
 921 {
 922         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 923
 924         return esdhc_getcd_common(priv);
 925 }
 926
 927 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
 928                               struct mmc_data *data)
 929 {
 930         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 931         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 932
 933         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
 934 }
 935
 936 static int fsl_esdhc_set_ios(struct udevice *dev)
 937 {
 938         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 939         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 940
 941         return esdhc_set_ios_common(priv, &plat->mmc);
 942 }
 943
 944 static const struct dm_mmc_ops fsl_esdhc_ops = {
 945         .get_cd         = fsl_esdhc_get_cd,
 946         .send_cmd       = fsl_esdhc_send_cmd,
 947         .set_ios        = fsl_esdhc_set_ios,
 948 #ifdef MMC_SUPPORTS_TUNING
 949         .execute_tuning = fsl_esdhc_execute_tuning,
 950 #endif
 951 };
 952
 953 static const struct udevice_id fsl_esdhc_ids[] = {
 954         { .compatible = "fsl,esdhc", },
 955         { /* sentinel */ }
 956 };
 957
 958 static int fsl_esdhc_bind(struct udevice *dev)
 959 {
 960         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 961
 962         return mmc_bind(dev, &plat->mmc, &plat->cfg);
 963 }
 964
 965 U_BOOT_DRIVER(fsl_esdhc) = {
 966         .name   = "fsl-esdhc-mmc",
 967         .id     = UCLASS_MMC,
 968         .of_match = fsl_esdhc_ids,
 969         .ops    = &fsl_esdhc_ops,
 970         .bind   = fsl_esdhc_bind,
 971         .probe  = fsl_esdhc_probe,
 972         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
 973         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
 974 };
 975 #endif