drivers/mmc/fsl_esdhc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2007, 2010-2011 Freescale Semiconductor, Inc
   4  * Copyright 2019 NXP Semiconductors
   5  * Andy Fleming
   6  *
   7  * Based vaguely on the pxa mmc code:
   8  * (C) Copyright 2003
   9  * Kyle Harris, Nexus Technologies, Inc. kharris@nexus-tech.net
  10  */
  11
  12 #include <config.h>
  13 #include <common.h>
  14 #include <command.h>
  15 #include <errno.h>
  16 #include <hwconfig.h>
  17 #include <mmc.h>
  18 #include <part.h>
  19 #include <malloc.h>
  20 #include <fsl_esdhc.h>
  21 #include <fdt_support.h>
  22 #include <asm/io.h>
  23 #include <dm.h>
  24
  25 DECLARE_GLOBAL_DATA_PTR;
  26
  27 struct fsl_esdhc {
  28         uint    dsaddr;         /* SDMA system address register */
  29         uint    blkattr;        /* Block attributes register */
  30         uint    cmdarg;         /* Command argument register */
  31         uint    xfertyp;        /* Transfer type register */
  32         uint    cmdrsp0;        /* Command response 0 register */
  33         uint    cmdrsp1;        /* Command response 1 register */
  34         uint    cmdrsp2;        /* Command response 2 register */
  35         uint    cmdrsp3;        /* Command response 3 register */
  36         uint    datport;        /* Buffer data port register */
  37         uint    prsstat;        /* Present state register */
  38         uint    proctl;         /* Protocol control register */
  39         uint    sysctl;         /* System Control Register */
  40         uint    irqstat;        /* Interrupt status register */
  41         uint    irqstaten;      /* Interrupt status enable register */
  42         uint    irqsigen;       /* Interrupt signal enable register */
  43         uint    autoc12err;     /* Auto CMD error status register */
  44         uint    hostcapblt;     /* Host controller capabilities register */
  45         uint    wml;            /* Watermark level register */
  46         char    reserved1[8];   /* reserved */
  47         uint    fevt;           /* Force event register */
  48         uint    admaes;         /* ADMA error status register */
  49         uint    adsaddr;        /* ADMA system address register */
  50         char    reserved2[160];
  51         uint    hostver;        /* Host controller version register */
  52         char    reserved3[4];   /* reserved */
  53         uint    dmaerraddr;     /* DMA error address register */
  54         char    reserved4[4];   /* reserved */
  55         uint    dmaerrattr;     /* DMA error attribute register */
  56         char    reserved5[4];   /* reserved */
  57         uint    hostcapblt2;    /* Host controller capabilities register 2 */
  58         char    reserved6[756]; /* reserved */
  59         uint    esdhcctl;       /* eSDHC control register */
  60 };
  61
  62 struct fsl_esdhc_plat {
  63         struct mmc_config cfg;
  64         struct mmc mmc;
  65 };
  66
  67 /**
  68  * struct fsl_esdhc_priv
  69  *
  70  * @esdhc_regs: registers of the sdhc controller
  71  * @sdhc_clk: Current clk of the sdhc controller
  72  * @bus_width: bus width, 1bit, 4bit or 8bit
  73  * @cfg: mmc config
  74  * @mmc: mmc
  75  * Following is used when Driver Model is enabled for MMC
  76  * @dev: pointer for the device
  77  * @cd_gpio: gpio for card detection
  78  * @wp_gpio: gpio for write protection
  79  */
  80 struct fsl_esdhc_priv {
  81         struct fsl_esdhc *esdhc_regs;
  82         unsigned int sdhc_clk;
  83         unsigned int clock;
  84 #if !CONFIG_IS_ENABLED(DM_MMC)
  85         struct mmc *mmc;
  86 #endif
  87         struct udevice *dev;
  88 };
  89
  90 /* Return the XFERTYP flags for a given command and data packet */
  91 static uint esdhc_xfertyp(struct mmc_cmd *cmd, struct mmc_data *data)
  92 {
  93         uint xfertyp = 0;
  94
  95         if (data) {
  96                 xfertyp |= XFERTYP_DPSEL;
  97 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
  98                 xfertyp |= XFERTYP_DMAEN;
  99 #endif
 100                 if (data->blocks > 1) {
 101                         xfertyp |= XFERTYP_MSBSEL;
 102                         xfertyp |= XFERTYP_BCEN;
 103 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 104                         xfertyp |= XFERTYP_AC12EN;
 105 #endif
 106                 }
 107
 108                 if (data->flags & MMC_DATA_READ)
 109                         xfertyp |= XFERTYP_DTDSEL;
 110         }
 111
 112         if (cmd->resp_type & MMC_RSP_CRC)
 113                 xfertyp |= XFERTYP_CCCEN;
 114         if (cmd->resp_type & MMC_RSP_OPCODE)
 115                 xfertyp |= XFERTYP_CICEN;
 116         if (cmd->resp_type & MMC_RSP_136)
 117                 xfertyp |= XFERTYP_RSPTYP_136;
 118         else if (cmd->resp_type & MMC_RSP_BUSY)
 119                 xfertyp |= XFERTYP_RSPTYP_48_BUSY;
 120         else if (cmd->resp_type & MMC_RSP_PRESENT)
 121                 xfertyp |= XFERTYP_RSPTYP_48;
 122
 123         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 124                 xfertyp |= XFERTYP_CMDTYP_ABORT;
 125
 126         return XFERTYP_CMD(cmd->cmdidx) | xfertyp;
 127 }
 128
 129 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 130 /*
 131  * PIO Read/Write Mode reduce the performace as DMA is not used in this mode.
 132  */
 133 static void esdhc_pio_read_write(struct fsl_esdhc_priv *priv,
 134                                  struct mmc_data *data)
 135 {
 136         struct fsl_esdhc *regs = priv->esdhc_regs;
 137         uint blocks;
 138         char *buffer;
 139         uint databuf;
 140         uint size;
 141         uint irqstat;
 142         ulong start;
 143
 144         if (data->flags & MMC_DATA_READ) {
 145                 blocks = data->blocks;
 146                 buffer = data->dest;
 147                 while (blocks) {
 148                         start = get_timer(0);
 149                         size = data->blocksize;
 150                         irqstat = esdhc_read32(&regs->irqstat);
 151                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BREN)) {
 152                                 if (get_timer(start) > PIO_TIMEOUT) {
 153                                         printf("\nData Read Failed in PIO Mode.");
 154                                         return;
 155                                 }
 156                         }
 157                         while (size && (!(irqstat & IRQSTAT_TC))) {
 158                                 udelay(100); /* Wait before last byte transfer complete */
 159                                 irqstat = esdhc_read32(&regs->irqstat);
 160                                 databuf = in_le32(&regs->datport);
 161                                 *((uint *)buffer) = databuf;
 162                                 buffer += 4;
 163                                 size -= 4;
 164                         }
 165                         blocks--;
 166                 }
 167         } else {
 168                 blocks = data->blocks;
 169                 buffer = (char *)data->src;
 170                 while (blocks) {
 171                         start = get_timer(0);
 172                         size = data->blocksize;
 173                         irqstat = esdhc_read32(&regs->irqstat);
 174                         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_BWEN)) {
 175                                 if (get_timer(start) > PIO_TIMEOUT) {
 176                                         printf("\nData Write Failed in PIO Mode.");
 177                                         return;
 178                                 }
 179                         }
 180                         while (size && (!(irqstat & IRQSTAT_TC))) {
 181                                 udelay(100); /* Wait before last byte transfer complete */
 182                                 databuf = *((uint *)buffer);
 183                                 buffer += 4;
 184                                 size -= 4;
 185                                 irqstat = esdhc_read32(&regs->irqstat);
 186                                 out_le32(&regs->datport, databuf);
 187                         }
 188                         blocks--;
 189                 }
 190         }
 191 }
 192 #endif
 193
 194 static int esdhc_setup_data(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 195                             struct mmc_data *data)
 196 {
 197         int timeout;
 198         struct fsl_esdhc *regs = priv->esdhc_regs;
 199 #if defined(CONFIG_FSL_LAYERSCAPE)
 200         dma_addr_t addr;
 201 #endif
 202         uint wml_value;
 203
 204         wml_value = data->blocksize/4;
 205
 206         if (data->flags & MMC_DATA_READ) {
 207                 if (wml_value > WML_RD_WML_MAX)
 208                         wml_value = WML_RD_WML_MAX_VAL;
 209
 210                 esdhc_clrsetbits32(&regs->wml, WML_RD_WML_MASK, wml_value);
 211 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 212 #if defined(CONFIG_FSL_LAYERSCAPE)
 213                 addr = virt_to_phys((void *)(data->dest));
 214                 if (upper_32_bits(addr))
 215                         printf("Error found for upper 32 bits\n");
 216                 else
 217                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 218 #else
 219                 esdhc_write32(&regs->dsaddr, (u32)data->dest);
 220 #endif
 221 #endif
 222         } else {
 223 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 224                 flush_dcache_range((ulong)data->src,
 225                                    (ulong)data->src+data->blocks
 226                                          *data->blocksize);
 227 #endif
 228                 if (wml_value > WML_WR_WML_MAX)
 229                         wml_value = WML_WR_WML_MAX_VAL;
 230
 231                 if (!(esdhc_read32(&regs->prsstat) & PRSSTAT_WPSPL)) {
 232                         printf("Can not write to locked SD card.\n");
 233                         return -EINVAL;
 234                 }
 235
 236                 esdhc_clrsetbits32(&regs->wml, WML_WR_WML_MASK,
 237                                         wml_value << 16);
 238 #ifndef CONFIG_SYS_FSL_ESDHC_USE_PIO
 239 #if defined(CONFIG_FSL_LAYERSCAPE)
 240                 addr = virt_to_phys((void *)(data->src));
 241                 if (upper_32_bits(addr))
 242                         printf("Error found for upper 32 bits\n");
 243                 else
 244                         esdhc_write32(&regs->dsaddr, lower_32_bits(addr));
 245 #else
 246                 esdhc_write32(&regs->dsaddr, (u32)data->src);
 247 #endif
 248 #endif
 249         }
 250
 251         esdhc_write32(&regs->blkattr, data->blocks << 16 | data->blocksize);
 252
 253         /* Calculate the timeout period for data transactions */
 254         /*
 255          * 1)Timeout period = (2^(timeout+13)) SD Clock cycles
 256          * 2)Timeout period should be minimum 0.250sec as per SD Card spec
 257          *  So, Number of SD Clock cycles for 0.25sec should be minimum
 258          *              (SD Clock/sec * 0.25 sec) SD Clock cycles
 259          *              = (mmc->clock * 1/4) SD Clock cycles
 260          * As 1) >=  2)
 261          * => (2^(timeout+13)) >= mmc->clock * 1/4
 262          * Taking log2 both the sides
 263          * => timeout + 13 >= log2(mmc->clock/4)
 264          * Rounding up to next power of 2
 265          * => timeout + 13 = log2(mmc->clock/4) + 1
 266          * => timeout + 13 = fls(mmc->clock/4)
 267          *
 268          * However, the MMC spec "It is strongly recommended for hosts to
 269          * implement more than 500ms timeout value even if the card
 270          * indicates the 250ms maximum busy length."  Even the previous
 271          * value of 300ms is known to be insufficient for some cards.
 272          * So, we use
 273          * => timeout + 13 = fls(mmc->clock/2)
 274          */
 275         timeout = fls(mmc->clock/2);
 276         timeout -= 13;
 277
 278         if (timeout > 14)
 279                 timeout = 14;
 280
 281         if (timeout < 0)
 282                 timeout = 0;
 283
 284 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC_A001
 285         if ((timeout == 4) || (timeout == 8) || (timeout == 12))
 286                 timeout++;
 287 #endif
 288
 289 #ifdef ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 290         timeout = 0xE;
 291 #endif
 292         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, timeout << 16);
 293
 294         return 0;
 295 }
 296
 297 static void check_and_invalidate_dcache_range
 298         (struct mmc_cmd *cmd,
 299          struct mmc_data *data) {
 300         unsigned start = 0;
 301         unsigned end = 0;
 302         unsigned size = roundup(ARCH_DMA_MINALIGN,
 303                                 data->blocks*data->blocksize);
 304 #if defined(CONFIG_FSL_LAYERSCAPE)
 305         dma_addr_t addr;
 306
 307         addr = virt_to_phys((void *)(data->dest));
 308         if (upper_32_bits(addr))
 309                 printf("Error found for upper 32 bits\n");
 310         else
 311                 start = lower_32_bits(addr);
 312 #else
 313         start = (unsigned)data->dest;
 314 #endif
 315         end = start + size;
 316         invalidate_dcache_range(start, end);
 317 }
 318
 319 /*
 320  * Sends a command out on the bus.  Takes the mmc pointer,
 321  * a command pointer, and an optional data pointer.
 322  */
 323 static int esdhc_send_cmd_common(struct fsl_esdhc_priv *priv, struct mmc *mmc,
 324                                  struct mmc_cmd *cmd, struct mmc_data *data)
 325 {
 326         int     err = 0;
 327         uint    xfertyp;
 328         uint    irqstat;
 329         u32     flags = IRQSTAT_CC | IRQSTAT_CTOE;
 330         struct fsl_esdhc *regs = priv->esdhc_regs;
 331         unsigned long start;
 332
 333 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC111
 334         if (cmd->cmdidx == MMC_CMD_STOP_TRANSMISSION)
 335                 return 0;
 336 #endif
 337
 338         esdhc_write32(&regs->irqstat, -1);
 339
 340         sync();
 341
 342         /* Wait for the bus to be idle */
 343         while ((esdhc_read32(&regs->prsstat) & PRSSTAT_CICHB) ||
 344                         (esdhc_read32(&regs->prsstat) & PRSSTAT_CIDHB))
 345                 ;
 346
 347         while (esdhc_read32(&regs->prsstat) & PRSSTAT_DLA)
 348                 ;
 349
 350         /* Wait at least 8 SD clock cycles before the next command */
 351         /*
 352          * Note: This is way more than 8 cycles, but 1ms seems to
 353          * resolve timing issues with some cards
 354          */
 355         udelay(1000);
 356
 357         /* Set up for a data transfer if we have one */
 358         if (data) {
 359                 err = esdhc_setup_data(priv, mmc, data);
 360                 if(err)
 361                         return err;
 362
 363                 if (data->flags & MMC_DATA_READ)
 364                         check_and_invalidate_dcache_range(cmd, data);
 365         }
 366
 367         /* Figure out the transfer arguments */
 368         xfertyp = esdhc_xfertyp(cmd, data);
 369
 370         /* Mask all irqs */
 371         esdhc_write32(&regs->irqsigen, 0);
 372
 373         /* Send the command */
 374         esdhc_write32(&regs->cmdarg, cmd->cmdarg);
 375         esdhc_write32(&regs->xfertyp, xfertyp);
 376
 377         /* Wait for the command to complete */
 378         start = get_timer(0);
 379         while (!(esdhc_read32(&regs->irqstat) & flags)) {
 380                 if (get_timer(start) > 1000) {
 381                         err = -ETIMEDOUT;
 382                         goto out;
 383                 }
 384         }
 385
 386         irqstat = esdhc_read32(&regs->irqstat);
 387
 388         if (irqstat & CMD_ERR) {
 389                 err = -ECOMM;
 390                 goto out;
 391         }
 392
 393         if (irqstat & IRQSTAT_CTOE) {
 394                 err = -ETIMEDOUT;
 395                 goto out;
 396         }
 397
 398         /* Workaround for ESDHC errata ENGcm03648 */
 399         if (!data && (cmd->resp_type & MMC_RSP_BUSY)) {
 400                 int timeout = 6000;
 401
 402                 /* Poll on DATA0 line for cmd with busy signal for 600 ms */
 403                 while (timeout > 0 && !(esdhc_read32(&regs->prsstat) &
 404                                         PRSSTAT_DAT0)) {
 405                         udelay(100);
 406                         timeout--;
 407                 }
 408
 409                 if (timeout <= 0) {
 410                         printf("Timeout waiting for DAT0 to go high!\n");
 411                         err = -ETIMEDOUT;
 412                         goto out;
 413                 }
 414         }
 415
 416         /* Copy the response to the response buffer */
 417         if (cmd->resp_type & MMC_RSP_136) {
 418                 u32 cmdrsp3, cmdrsp2, cmdrsp1, cmdrsp0;
 419
 420                 cmdrsp3 = esdhc_read32(&regs->cmdrsp3);
 421                 cmdrsp2 = esdhc_read32(&regs->cmdrsp2);
 422                 cmdrsp1 = esdhc_read32(&regs->cmdrsp1);
 423                 cmdrsp0 = esdhc_read32(&regs->cmdrsp0);
 424                 cmd->response[0] = (cmdrsp3 << 8) | (cmdrsp2 >> 24);
 425                 cmd->response[1] = (cmdrsp2 << 8) | (cmdrsp1 >> 24);
 426                 cmd->response[2] = (cmdrsp1 << 8) | (cmdrsp0 >> 24);
 427                 cmd->response[3] = (cmdrsp0 << 8);
 428         } else
 429                 cmd->response[0] = esdhc_read32(&regs->cmdrsp0);
 430
 431         /* Wait until all of the blocks are transferred */
 432         if (data) {
 433 #ifdef CONFIG_SYS_FSL_ESDHC_USE_PIO
 434                 esdhc_pio_read_write(priv, data);
 435 #else
 436                 do {
 437                         irqstat = esdhc_read32(&regs->irqstat);
 438
 439                         if (irqstat & IRQSTAT_DTOE) {
 440                                 err = -ETIMEDOUT;
 441                                 goto out;
 442                         }
 443
 444                         if (irqstat & DATA_ERR) {
 445                                 err = -ECOMM;
 446                                 goto out;
 447                         }
 448                 } while ((irqstat & DATA_COMPLETE) != DATA_COMPLETE);
 449
 450                 /*
 451                  * Need invalidate the dcache here again to avoid any
 452                  * cache-fill during the DMA operations such as the
 453                  * speculative pre-fetching etc.
 454                  */
 455                 if (data->flags & MMC_DATA_READ) {
 456                         check_and_invalidate_dcache_range(cmd, data);
 457                 }
 458 #endif
 459         }
 460
 461 out:
 462         /* Reset CMD and DATA portions on error */
 463         if (err) {
 464                 esdhc_write32(&regs->sysctl, esdhc_read32(&regs->sysctl) |
 465                               SYSCTL_RSTC);
 466                 while (esdhc_read32(&regs->sysctl) & SYSCTL_RSTC)
 467                         ;
 468
 469                 if (data) {
 470                         esdhc_write32(&regs->sysctl,
 471                                       esdhc_read32(&regs->sysctl) |
 472                                       SYSCTL_RSTD);
 473                         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTD))
 474                                 ;
 475                 }
 476         }
 477
 478         esdhc_write32(&regs->irqstat, -1);
 479
 480         return err;
 481 }
 482
 483 static void set_sysctl(struct fsl_esdhc_priv *priv, struct mmc *mmc, uint clock)
 484 {
 485         struct fsl_esdhc *regs = priv->esdhc_regs;
 486         int div = 1;
 487         int pre_div = 2;
 488         unsigned int sdhc_clk = priv->sdhc_clk;
 489         u32 time_out;
 490         u32 value;
 491         uint clk;
 492
 493         if (clock < mmc->cfg->f_min)
 494                 clock = mmc->cfg->f_min;
 495
 496         while (sdhc_clk / (16 * pre_div) > clock && pre_div < 256)
 497                 pre_div *= 2;
 498
 499         while (sdhc_clk / (div * pre_div) > clock && div < 16)
 500                 div++;
 501
 502         pre_div >>= 1;
 503         div -= 1;
 504
 505         clk = (pre_div << 8) | (div << 4);
 506
 507         esdhc_clrbits32(&regs->sysctl, SYSCTL_CKEN);
 508
 509         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_CLOCK_MASK, clk);
 510
 511         time_out = 20;
 512         value = PRSSTAT_SDSTB;
 513         while (!(esdhc_read32(&regs->prsstat) & value)) {
 514                 if (time_out == 0) {
 515                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 516                         break;
 517                 }
 518                 time_out--;
 519                 mdelay(1);
 520         }
 521
 522         esdhc_setbits32(&regs->sysctl, SYSCTL_PEREN | SYSCTL_CKEN);
 523 }
 524
 525 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 526 static void esdhc_clock_control(struct fsl_esdhc_priv *priv, bool enable)
 527 {
 528         struct fsl_esdhc *regs = priv->esdhc_regs;
 529         u32 value;
 530         u32 time_out;
 531
 532         value = esdhc_read32(&regs->sysctl);
 533
 534         if (enable)
 535                 value |= SYSCTL_CKEN;
 536         else
 537                 value &= ~SYSCTL_CKEN;
 538
 539         esdhc_write32(&regs->sysctl, value);
 540
 541         time_out = 20;
 542         value = PRSSTAT_SDSTB;
 543         while (!(esdhc_read32(&regs->prsstat) & value)) {
 544                 if (time_out == 0) {
 545                         printf("fsl_esdhc: Internal clock never stabilised.\n");
 546                         break;
 547                 }
 548                 time_out--;
 549                 mdelay(1);
 550         }
 551 }
 552 #endif
 553
 554 static int esdhc_set_ios_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 555 {
 556         struct fsl_esdhc *regs = priv->esdhc_regs;
 557
 558 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 559         /* Select to use peripheral clock */
 560         esdhc_clock_control(priv, false);
 561         esdhc_setbits32(&regs->esdhcctl, ESDHCCTL_PCS);
 562         esdhc_clock_control(priv, true);
 563 #endif
 564         /* Set the clock speed */
 565         if (priv->clock != mmc->clock)
 566                 set_sysctl(priv, mmc, mmc->clock);
 567
 568         /* Set the bus width */
 569         esdhc_clrbits32(&regs->proctl, PROCTL_DTW_4 | PROCTL_DTW_8);
 570
 571         if (mmc->bus_width == 4)
 572                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_4);
 573         else if (mmc->bus_width == 8)
 574                 esdhc_setbits32(&regs->proctl, PROCTL_DTW_8);
 575
 576         return 0;
 577 }
 578
 579 static int esdhc_init_common(struct fsl_esdhc_priv *priv, struct mmc *mmc)
 580 {
 581         struct fsl_esdhc *regs = priv->esdhc_regs;
 582         ulong start;
 583
 584         /* Reset the entire host controller */
 585         esdhc_setbits32(&regs->sysctl, SYSCTL_RSTA);
 586
 587         /* Wait until the controller is available */
 588         start = get_timer(0);
 589         while ((esdhc_read32(&regs->sysctl) & SYSCTL_RSTA)) {
 590                 if (get_timer(start) > 1000)
 591                         return -ETIMEDOUT;
 592         }
 593
 594         /* Enable cache snooping */
 595         esdhc_write32(&regs->esdhcctl, 0x00000040);
 596
 597         esdhc_setbits32(&regs->sysctl, SYSCTL_HCKEN | SYSCTL_IPGEN);
 598
 599         /* Set the initial clock speed */
 600         mmc_set_clock(mmc, 400000, MMC_CLK_ENABLE);
 601
 602         /* Disable the BRR and BWR bits in IRQSTAT */
 603         esdhc_clrbits32(&regs->irqstaten, IRQSTATEN_BRR | IRQSTATEN_BWR);
 604
 605         /* Put the PROCTL reg back to the default */
 606         esdhc_write32(&regs->proctl, PROCTL_INIT);
 607
 608         /* Set timout to the maximum value */
 609         esdhc_clrsetbits32(&regs->sysctl, SYSCTL_TIMEOUT_MASK, 14 << 16);
 610
 611         return 0;
 612 }
 613
 614 static int esdhc_getcd_common(struct fsl_esdhc_priv *priv)
 615 {
 616         struct fsl_esdhc *regs = priv->esdhc_regs;
 617         int timeout = 1000;
 618
 619 #ifdef CONFIG_ESDHC_DETECT_QUIRK
 620         if (CONFIG_ESDHC_DETECT_QUIRK)
 621                 return 1;
 622 #endif
 623         while (!(esdhc_read32(&regs->prsstat) & PRSSTAT_CINS) && --timeout)
 624                 udelay(1000);
 625
 626         return timeout > 0;
 627 }
 628
 629 static void fsl_esdhc_get_cfg_common(struct fsl_esdhc_priv *priv,
 630                                      struct mmc_config *cfg)
 631 {
 632         struct fsl_esdhc *regs = priv->esdhc_regs;
 633         u32 caps;
 634
 635         caps = esdhc_read32(&regs->hostcapblt);
 636 #ifdef CONFIG_SYS_FSL_ERRATUM_ESDHC135
 637         caps &= ~(HOSTCAPBLT_SRS | HOSTCAPBLT_VS18 | HOSTCAPBLT_VS30);
 638 #endif
 639 #ifdef CONFIG_SYS_FSL_MMC_HAS_CAPBLT_VS33
 640         caps |= HOSTCAPBLT_VS33;
 641 #endif
 642         if (caps & HOSTCAPBLT_VS18)
 643                 cfg->voltages |= MMC_VDD_165_195;
 644         if (caps & HOSTCAPBLT_VS30)
 645                 cfg->voltages |= MMC_VDD_29_30 | MMC_VDD_30_31;
 646         if (caps & HOSTCAPBLT_VS33)
 647                 cfg->voltages |= MMC_VDD_32_33 | MMC_VDD_33_34;
 648
 649         cfg->name = "FSL_SDHC";
 650
 651         if (caps & HOSTCAPBLT_HSS)
 652                 cfg->host_caps |= MMC_MODE_HS_52MHz | MMC_MODE_HS;
 653
 654         cfg->f_min = 400000;
 655         cfg->f_max = min(priv->sdhc_clk, (u32)200000000);
 656         cfg->b_max = CONFIG_SYS_MMC_MAX_BLK_COUNT;
 657 }
 658
 659 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 660 void mmc_adapter_card_type_ident(void)
 661 {
 662         u8 card_id;
 663         u8 value;
 664
 665         card_id = QIXIS_READ(present) & QIXIS_SDID_MASK;
 666         gd->arch.sdhc_adapter = card_id;
 667
 668         switch (card_id) {
 669         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC45:
 670                 value = QIXIS_READ(brdcfg[5]);
 671                 value |= (QIXIS_DAT4 | QIXIS_DAT5_6_7);
 672                 QIXIS_WRITE(brdcfg[5], value);
 673                 break;
 674         case QIXIS_ESDHC_ADAPTER_TYPE_SDMMC_LEGACY:
 675                 value = QIXIS_READ(pwr_ctl[1]);
 676                 value |= QIXIS_EVDD_BY_SDHC_VS;
 677                 QIXIS_WRITE(pwr_ctl[1], value);
 678                 break;
 679         case QIXIS_ESDHC_ADAPTER_TYPE_EMMC44:
 680                 value = QIXIS_READ(brdcfg[5]);
 681                 value |= (QIXIS_SDCLKIN | QIXIS_SDCLKOUT);
 682                 QIXIS_WRITE(brdcfg[5], value);
 683                 break;
 684         case QIXIS_ESDHC_ADAPTER_TYPE_RSV:
 685                 break;
 686         case QIXIS_ESDHC_ADAPTER_TYPE_MMC:
 687                 break;
 688         case QIXIS_ESDHC_ADAPTER_TYPE_SD:
 689                 break;
 690         case QIXIS_ESDHC_NO_ADAPTER:
 691                 break;
 692         default:
 693                 break;
 694         }
 695 }
 696 #endif
 697
 698 #ifdef CONFIG_OF_LIBFDT
 699 __weak int esdhc_status_fixup(void *blob, const char *compat)
 700 {
 701 #ifdef CONFIG_FSL_ESDHC_PIN_MUX
 702         if (!hwconfig("esdhc")) {
 703                 do_fixup_by_compat(blob, compat, "status", "disabled",
 704                                 sizeof("disabled"), 1);
 705                 return 1;
 706         }
 707 #endif
 708         return 0;
 709 }
 710
 711 void fdt_fixup_esdhc(void *blob, bd_t *bd)
 712 {
 713         const char *compat = "fsl,esdhc";
 714
 715         if (esdhc_status_fixup(blob, compat))
 716                 return;
 717
 718 #ifdef CONFIG_FSL_ESDHC_USE_PERIPHERAL_CLK
 719         do_fixup_by_compat_u32(blob, compat, "peripheral-frequency",
 720                                gd->arch.sdhc_clk, 1);
 721 #else
 722         do_fixup_by_compat_u32(blob, compat, "clock-frequency",
 723                                gd->arch.sdhc_clk, 1);
 724 #endif
 725 #ifdef CONFIG_FSL_ESDHC_ADAPTER_IDENT
 726         do_fixup_by_compat_u32(blob, compat, "adapter-type",
 727                                (u32)(gd->arch.sdhc_adapter), 1);
 728 #endif
 729 }
 730 #endif
 731
 732 #if !CONFIG_IS_ENABLED(DM_MMC)
 733 static int esdhc_getcd(struct mmc *mmc)
 734 {
 735         struct fsl_esdhc_priv *priv = mmc->priv;
 736
 737         return esdhc_getcd_common(priv);
 738 }
 739
 740 static int esdhc_init(struct mmc *mmc)
 741 {
 742         struct fsl_esdhc_priv *priv = mmc->priv;
 743
 744         return esdhc_init_common(priv, mmc);
 745 }
 746
 747 static int esdhc_send_cmd(struct mmc *mmc, struct mmc_cmd *cmd,
 748                           struct mmc_data *data)
 749 {
 750         struct fsl_esdhc_priv *priv = mmc->priv;
 751
 752         return esdhc_send_cmd_common(priv, mmc, cmd, data);
 753 }
 754
 755 static int esdhc_set_ios(struct mmc *mmc)
 756 {
 757         struct fsl_esdhc_priv *priv = mmc->priv;
 758
 759         return esdhc_set_ios_common(priv, mmc);
 760 }
 761
 762 static const struct mmc_ops esdhc_ops = {
 763         .getcd          = esdhc_getcd,
 764         .init           = esdhc_init,
 765         .send_cmd       = esdhc_send_cmd,
 766         .set_ios        = esdhc_set_ios,
 767 };
 768
 769 int fsl_esdhc_initialize(bd_t *bis, struct fsl_esdhc_cfg *cfg)
 770 {
 771         struct fsl_esdhc_plat *plat;
 772         struct fsl_esdhc_priv *priv;
 773         struct mmc_config *mmc_cfg;
 774         struct mmc *mmc;
 775
 776         if (!cfg)
 777                 return -EINVAL;
 778
 779         priv = calloc(sizeof(struct fsl_esdhc_priv), 1);
 780         if (!priv)
 781                 return -ENOMEM;
 782         plat = calloc(sizeof(struct fsl_esdhc_plat), 1);
 783         if (!plat) {
 784                 free(priv);
 785                 return -ENOMEM;
 786         }
 787
 788         priv->esdhc_regs = (struct fsl_esdhc *)(unsigned long)(cfg->esdhc_base);
 789         priv->sdhc_clk = cfg->sdhc_clk;
 790
 791         mmc_cfg = &plat->cfg;
 792
 793         if (cfg->max_bus_width == 8) {
 794                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 795                                       MMC_MODE_8BIT;
 796         } else if (cfg->max_bus_width == 4) {
 797                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT;
 798         } else if (cfg->max_bus_width == 1) {
 799                 mmc_cfg->host_caps |= MMC_MODE_1BIT;
 800         } else {
 801                 mmc_cfg->host_caps |= MMC_MODE_1BIT | MMC_MODE_4BIT |
 802                                       MMC_MODE_8BIT;
 803                 printf("No max bus width provided. Assume 8-bit supported.\n");
 804         }
 805
 806 #ifdef CONFIG_ESDHC_DETECT_8_BIT_QUIRK
 807         if (CONFIG_ESDHC_DETECT_8_BIT_QUIRK)
 808                 mmc_cfg->host_caps &= ~MMC_MODE_8BIT;
 809 #endif
 810         mmc_cfg->ops = &esdhc_ops;
 811
 812         fsl_esdhc_get_cfg_common(priv, mmc_cfg);
 813
 814         mmc = mmc_create(mmc_cfg, priv);
 815         if (!mmc)
 816                 return -EIO;
 817
 818         priv->mmc = mmc;
 819         return 0;
 820 }
 821
 822 int fsl_esdhc_mmc_init(bd_t *bis)
 823 {
 824         struct fsl_esdhc_cfg *cfg;
 825
 826         cfg = calloc(sizeof(struct fsl_esdhc_cfg), 1);
 827         cfg->esdhc_base = CONFIG_SYS_FSL_ESDHC_ADDR;
 828         cfg->sdhc_clk = gd->arch.sdhc_clk;
 829         return fsl_esdhc_initialize(bis, cfg);
 830 }
 831 #else /* DM_MMC */
 832 static int fsl_esdhc_probe(struct udevice *dev)
 833 {
 834         struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
 835         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 836         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 837         fdt_addr_t addr;
 838         struct mmc *mmc;
 839
 840         addr = dev_read_addr(dev);
 841         if (addr == FDT_ADDR_T_NONE)
 842                 return -EINVAL;
 843 #ifdef CONFIG_PPC
 844         priv->esdhc_regs = (struct fsl_esdhc *)lower_32_bits(addr);
 845 #else
 846         priv->esdhc_regs = (struct fsl_esdhc *)addr;
 847 #endif
 848         priv->dev = dev;
 849
 850         priv->sdhc_clk = gd->arch.sdhc_clk;
 851         if (priv->sdhc_clk <= 0) {
 852                 dev_err(dev, "Unable to get clk for %s\n", dev->name);
 853                 return -EINVAL;
 854         }
 855
 856         fsl_esdhc_get_cfg_common(priv, &plat->cfg);
 857
 858         mmc_of_parse(dev, &plat->cfg);
 859
 860         mmc = &plat->mmc;
 861         mmc->cfg = &plat->cfg;
 862         mmc->dev = dev;
 863
 864         upriv->mmc = mmc;
 865
 866         return esdhc_init_common(priv, mmc);
 867 }
 868
 869 static int fsl_esdhc_get_cd(struct udevice *dev)
 870 {
 871         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 872         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 873
 874         if (plat->cfg.host_caps & MMC_CAP_NONREMOVABLE)
 875                 return 1;
 876
 877         return esdhc_getcd_common(priv);
 878 }
 879
 880 static int fsl_esdhc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
 881                               struct mmc_data *data)
 882 {
 883         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 884         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 885
 886         return esdhc_send_cmd_common(priv, &plat->mmc, cmd, data);
 887 }
 888
 889 static int fsl_esdhc_set_ios(struct udevice *dev)
 890 {
 891         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 892         struct fsl_esdhc_priv *priv = dev_get_priv(dev);
 893
 894         return esdhc_set_ios_common(priv, &plat->mmc);
 895 }
 896
 897 static const struct dm_mmc_ops fsl_esdhc_ops = {
 898         .get_cd         = fsl_esdhc_get_cd,
 899         .send_cmd       = fsl_esdhc_send_cmd,
 900         .set_ios        = fsl_esdhc_set_ios,
 901 #ifdef MMC_SUPPORTS_TUNING
 902         .execute_tuning = fsl_esdhc_execute_tuning,
 903 #endif
 904 };
 905
 906 static const struct udevice_id fsl_esdhc_ids[] = {
 907         { .compatible = "fsl,esdhc", },
 908         { /* sentinel */ }
 909 };
 910
 911 static int fsl_esdhc_bind(struct udevice *dev)
 912 {
 913         struct fsl_esdhc_plat *plat = dev_get_platdata(dev);
 914
 915         return mmc_bind(dev, &plat->mmc, &plat->cfg);
 916 }
 917
 918 U_BOOT_DRIVER(fsl_esdhc) = {
 919         .name   = "fsl-esdhc-mmc",
 920         .id     = UCLASS_MMC,
 921         .of_match = fsl_esdhc_ids,
 922         .ops    = &fsl_esdhc_ops,
 923         .bind   = fsl_esdhc_bind,
 924         .probe  = fsl_esdhc_probe,
 925         .platdata_auto_alloc_size = sizeof(struct fsl_esdhc_plat),
 926         .priv_auto_alloc_size = sizeof(struct fsl_esdhc_priv),
 927 };
 928 #endif