drivers/gpu/drm/amd/powerplay/inc/smu11_driver_if_navi10.h

   1 /*
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  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  */
  23 #ifndef __SMU11_DRIVER_IF_NAVI10_H__
  24 #define __SMU11_DRIVER_IF_NAVI10_H__
  25
  26 // *** IMPORTANT ***
  27 // SMU TEAM: Always increment the interface version if
  28 // any structure is changed in this file
  29 #define SMU11_DRIVER_IF_VERSION 0x33
  30
  31 #define PPTABLE_NV10_SMU_VERSION 8
  32
  33 #define NUM_GFXCLK_DPM_LEVELS  16
  34 #define NUM_SMNCLK_DPM_LEVELS  2
  35 #define NUM_SOCCLK_DPM_LEVELS  8
  36 #define NUM_MP0CLK_DPM_LEVELS  2
  37 #define NUM_DCLK_DPM_LEVELS    8
  38 #define NUM_VCLK_DPM_LEVELS    8
  39 #define NUM_DCEFCLK_DPM_LEVELS 8
  40 #define NUM_PHYCLK_DPM_LEVELS  8
  41 #define NUM_DISPCLK_DPM_LEVELS 8
  42 #define NUM_PIXCLK_DPM_LEVELS  8
  43 #define NUM_UCLK_DPM_LEVELS    4
  44 #define NUM_MP1CLK_DPM_LEVELS  2
  45 #define NUM_LINK_LEVELS        2
  46
  47
  48 #define MAX_GFXCLK_DPM_LEVEL  (NUM_GFXCLK_DPM_LEVELS  - 1)
  49 #define MAX_SMNCLK_DPM_LEVEL  (NUM_SMNCLK_DPM_LEVELS  - 1)
  50 #define MAX_SOCCLK_DPM_LEVEL  (NUM_SOCCLK_DPM_LEVELS  - 1)
  51 #define MAX_MP0CLK_DPM_LEVEL  (NUM_MP0CLK_DPM_LEVELS  - 1)
  52 #define MAX_DCLK_DPM_LEVEL    (NUM_DCLK_DPM_LEVELS    - 1)
  53 #define MAX_VCLK_DPM_LEVEL    (NUM_VCLK_DPM_LEVELS    - 1)
  54 #define MAX_DCEFCLK_DPM_LEVEL (NUM_DCEFCLK_DPM_LEVELS - 1)
  55 #define MAX_DISPCLK_DPM_LEVEL (NUM_DISPCLK_DPM_LEVELS - 1)
  56 #define MAX_PIXCLK_DPM_LEVEL  (NUM_PIXCLK_DPM_LEVELS  - 1)
  57 #define MAX_PHYCLK_DPM_LEVEL  (NUM_PHYCLK_DPM_LEVELS  - 1)
  58 #define MAX_UCLK_DPM_LEVEL    (NUM_UCLK_DPM_LEVELS    - 1)
  59 #define MAX_MP1CLK_DPM_LEVEL  (NUM_MP1CLK_DPM_LEVELS  - 1)
  60 #define MAX_LINK_LEVEL        (NUM_LINK_LEVELS        - 1)
  61
  62 //Gemini Modes
  63 #define PPSMC_GeminiModeNone   0  //Single GPU board
  64 #define PPSMC_GeminiModeMaster 1  //Master GPU on a Gemini board
  65 #define PPSMC_GeminiModeSlave  2  //Slave GPU on a Gemini board
  66
  67 // Feature Control Defines
  68 // DPM
  69 #define FEATURE_DPM_PREFETCHER_BIT      0
  70 #define FEATURE_DPM_GFXCLK_BIT          1
  71 #define FEATURE_DPM_GFX_PACE_BIT        2
  72 #define FEATURE_DPM_UCLK_BIT            3
  73 #define FEATURE_DPM_SOCCLK_BIT          4
  74 #define FEATURE_DPM_MP0CLK_BIT          5
  75 #define FEATURE_DPM_LINK_BIT            6
  76 #define FEATURE_DPM_DCEFCLK_BIT         7
  77 #define FEATURE_MEM_VDDCI_SCALING_BIT   8
  78 #define FEATURE_MEM_MVDD_SCALING_BIT    9
  79
  80 //Idle
  81 #define FEATURE_DS_GFXCLK_BIT           10
  82 #define FEATURE_DS_SOCCLK_BIT           11
  83 #define FEATURE_DS_LCLK_BIT             12
  84 #define FEATURE_DS_DCEFCLK_BIT          13
  85 #define FEATURE_DS_UCLK_BIT             14
  86 #define FEATURE_GFX_ULV_BIT             15
  87 #define FEATURE_FW_DSTATE_BIT           16
  88 #define FEATURE_GFXOFF_BIT              17
  89 #define FEATURE_BACO_BIT                18
  90 #define FEATURE_VCN_PG_BIT              19
  91 #define FEATURE_JPEG_PG_BIT             20
  92 #define FEATURE_USB_PG_BIT              21
  93 #define FEATURE_RSMU_SMN_CG_BIT         22
  94 //Throttler/Response
  95 #define FEATURE_PPT_BIT                 23
  96 #define FEATURE_TDC_BIT                 24
  97 #define FEATURE_GFX_EDC_BIT             25
  98 #define FEATURE_APCC_PLUS_BIT           26
  99 #define FEATURE_GTHR_BIT                27
 100 #define FEATURE_ACDC_BIT                28
 101 #define FEATURE_VR0HOT_BIT              29
 102 #define FEATURE_VR1HOT_BIT              30
 103 #define FEATURE_FW_CTF_BIT              31
 104 #define FEATURE_FAN_CONTROL_BIT         32
 105 #define FEATURE_THERMAL_BIT             33
 106 #define FEATURE_GFX_DCS_BIT             34
 107 //VF
 108 #define FEATURE_RM_BIT                  35
 109 #define FEATURE_LED_DISPLAY_BIT         36
 110 //Other
 111 #define FEATURE_GFX_SS_BIT              37
 112 #define FEATURE_OUT_OF_BAND_MONITOR_BIT 38
 113 #define FEATURE_TEMP_DEPENDENT_VMIN_BIT 39
 114
 115 #define FEATURE_MMHUB_PG_BIT            40
 116 #define FEATURE_ATHUB_PG_BIT            41
 117 #define FEATURE_APCC_DFLL_BIT           42
 118 #define FEATURE_SPARE_43_BIT            43
 119 #define FEATURE_SPARE_44_BIT            44
 120 #define FEATURE_SPARE_45_BIT            45
 121 #define FEATURE_SPARE_46_BIT            46
 122 #define FEATURE_SPARE_47_BIT            47
 123 #define FEATURE_SPARE_48_BIT            48
 124 #define FEATURE_SPARE_49_BIT            49
 125 #define FEATURE_SPARE_50_BIT            50
 126 #define FEATURE_SPARE_51_BIT            51
 127 #define FEATURE_SPARE_52_BIT            52
 128 #define FEATURE_SPARE_53_BIT            53
 129 #define FEATURE_SPARE_54_BIT            54
 130 #define FEATURE_SPARE_55_BIT            55
 131 #define FEATURE_SPARE_56_BIT            56
 132 #define FEATURE_SPARE_57_BIT            57
 133 #define FEATURE_SPARE_58_BIT            58
 134 #define FEATURE_SPARE_59_BIT            59
 135 #define FEATURE_SPARE_60_BIT            60
 136 #define FEATURE_SPARE_61_BIT            61
 137 #define FEATURE_SPARE_62_BIT            62
 138 #define FEATURE_SPARE_63_BIT            63
 139 #define NUM_FEATURES                    64
 140
 141 // Debug Overrides Bitmask
 142 #define DPM_OVERRIDE_DISABLE_SOCCLK_PID             0x00000001
 143 #define DPM_OVERRIDE_DISABLE_UCLK_PID               0x00000002
 144 #define DPM_OVERRIDE_DISABLE_VOLT_LINK_VCN_SOCCLK   0x00000004
 145 #define DPM_OVERRIDE_ENABLE_FREQ_LINK_VCLK_SOCCLK   0x00000008
 146 #define DPM_OVERRIDE_ENABLE_FREQ_LINK_DCLK_SOCCLK   0x00000010
 147 #define DPM_OVERRIDE_ENABLE_FREQ_LINK_GFXCLK_SOCCLK 0x00000020
 148 #define DPM_OVERRIDE_ENABLE_FREQ_LINK_GFXCLK_UCLK   0x00000040
 149 #define DPM_OVERRIDE_DISABLE_VOLT_LINK_DCE_SOCCLK   0x00000080
 150 #define DPM_OVERRIDE_DISABLE_VOLT_LINK_MP0_SOCCLK   0x00000100
 151 #define DPM_OVERRIDE_DISABLE_DFLL_PLL_SHUTDOWN      0x00000200
 152 #define DPM_OVERRIDE_DISABLE_MEMORY_TEMPERATURE_READ 0x00000400
 153
 154 // VR Mapping Bit Defines
 155 #define VR_MAPPING_VR_SELECT_MASK  0x01
 156 #define VR_MAPPING_VR_SELECT_SHIFT 0x00
 157
 158 #define VR_MAPPING_PLANE_SELECT_MASK  0x02
 159 #define VR_MAPPING_PLANE_SELECT_SHIFT 0x01
 160
 161 // PSI Bit Defines
 162 #define PSI_SEL_VR0_PLANE0_PSI0  0x01
 163 #define PSI_SEL_VR0_PLANE0_PSI1  0x02
 164 #define PSI_SEL_VR0_PLANE1_PSI0  0x04
 165 #define PSI_SEL_VR0_PLANE1_PSI1  0x08
 166 #define PSI_SEL_VR1_PLANE0_PSI0  0x10
 167 #define PSI_SEL_VR1_PLANE0_PSI1  0x20
 168 #define PSI_SEL_VR1_PLANE1_PSI0  0x40
 169 #define PSI_SEL_VR1_PLANE1_PSI1  0x80
 170
 171 // Throttler Control/Status Bits
 172 #define THROTTLER_PADDING_BIT      0
 173 #define THROTTLER_TEMP_EDGE_BIT    1
 174 #define THROTTLER_TEMP_HOTSPOT_BIT 2
 175 #define THROTTLER_TEMP_MEM_BIT     3
 176 #define THROTTLER_TEMP_VR_GFX_BIT  4
 177 #define THROTTLER_TEMP_VR_MEM0_BIT 5
 178 #define THROTTLER_TEMP_VR_MEM1_BIT 6
 179 #define THROTTLER_TEMP_VR_SOC_BIT  7
 180 #define THROTTLER_TEMP_LIQUID0_BIT 8
 181 #define THROTTLER_TEMP_LIQUID1_BIT 9
 182 #define THROTTLER_TEMP_PLX_BIT     10
 183 #define THROTTLER_TEMP_SKIN_BIT    11
 184 #define THROTTLER_TDC_GFX_BIT      12
 185 #define THROTTLER_TDC_SOC_BIT      13
 186 #define THROTTLER_PPT0_BIT         14
 187 #define THROTTLER_PPT1_BIT         15
 188 #define THROTTLER_PPT2_BIT         16
 189 #define THROTTLER_PPT3_BIT         17
 190 #define THROTTLER_FIT_BIT          18
 191 #define THROTTLER_PPM_BIT          19
 192 #define THROTTLER_APCC_BIT         20
 193
 194 // FW DState Features Control Bits
 195 #define FW_DSTATE_SOC_ULV_BIT              0
 196 #define FW_DSTATE_G6_HSR_BIT               1
 197 #define FW_DSTATE_G6_PHY_VDDCI_OFF_BIT     2
 198 #define FW_DSTATE_MP0_DS_BIT               3
 199 #define FW_DSTATE_SMN_DS_BIT               4
 200 #define FW_DSTATE_MP1_DS_BIT               5
 201 #define FW_DSTATE_MP1_WHISPER_MODE_BIT     6
 202 #define FW_DSTATE_LIV_MIN_BIT              7
 203 #define FW_DSTATE_SOC_PLL_PWRDN_BIT        8
 204
 205 #define FW_DSTATE_SOC_ULV_MASK             (1 << FW_DSTATE_SOC_ULV_BIT          )
 206 #define FW_DSTATE_G6_HSR_MASK              (1 << FW_DSTATE_G6_HSR_BIT           )
 207 #define FW_DSTATE_G6_PHY_VDDCI_OFF_MASK    (1 << FW_DSTATE_G6_PHY_VDDCI_OFF_BIT )
 208 #define FW_DSTATE_MP1_DS_MASK              (1 << FW_DSTATE_MP1_DS_BIT           )
 209 #define FW_DSTATE_MP0_DS_MASK              (1 << FW_DSTATE_MP0_DS_BIT           )
 210 #define FW_DSTATE_SMN_DS_MASK              (1 << FW_DSTATE_SMN_DS_BIT           )
 211 #define FW_DSTATE_MP1_WHISPER_MODE_MASK    (1 << FW_DSTATE_MP1_WHISPER_MODE_BIT )
 212 #define FW_DSTATE_LIV_MIN_MASK             (1 << FW_DSTATE_LIV_MIN_BIT          )
 213 #define FW_DSTATE_SOC_PLL_PWRDN_MASK       (1 << FW_DSTATE_SOC_PLL_PWRDN_BIT    )
 214
 215 //I2C Interface
 216
 217 #define NUM_I2C_CONTROLLERS                8
 218
 219 #define I2C_CONTROLLER_ENABLED             1
 220 #define I2C_CONTROLLER_DISABLED            0
 221
 222 #define MAX_SW_I2C_COMMANDS                8
 223
 224 typedef enum {
 225   I2C_CONTROLLER_PORT_0 = 0,  //CKSVII2C0
 226   I2C_CONTROLLER_PORT_1 = 1,  //CKSVII2C1
 227   I2C_CONTROLLER_PORT_COUNT,
 228 } I2cControllerPort_e;
 229
 230 typedef enum {
 231   I2C_CONTROLLER_NAME_VR_GFX = 0,
 232   I2C_CONTROLLER_NAME_VR_SOC,
 233   I2C_CONTROLLER_NAME_VR_VDDCI,
 234   I2C_CONTROLLER_NAME_VR_MVDD,
 235   I2C_CONTROLLER_NAME_LIQUID0,
 236   I2C_CONTROLLER_NAME_LIQUID1,
 237   I2C_CONTROLLER_NAME_PLX,
 238   I2C_CONTROLLER_NAME_SPARE,
 239   I2C_CONTROLLER_NAME_COUNT,
 240 } I2cControllerName_e;
 241
 242 typedef enum {
 243   I2C_CONTROLLER_THROTTLER_TYPE_NONE = 0,
 244   I2C_CONTROLLER_THROTTLER_VR_GFX,
 245   I2C_CONTROLLER_THROTTLER_VR_SOC,
 246   I2C_CONTROLLER_THROTTLER_VR_VDDCI,
 247   I2C_CONTROLLER_THROTTLER_VR_MVDD,
 248   I2C_CONTROLLER_THROTTLER_LIQUID0,
 249   I2C_CONTROLLER_THROTTLER_LIQUID1,
 250   I2C_CONTROLLER_THROTTLER_PLX,
 251   I2C_CONTROLLER_THROTTLER_COUNT,
 252 } I2cControllerThrottler_e;
 253
 254 typedef enum {
 255   I2C_CONTROLLER_PROTOCOL_VR_0,
 256   I2C_CONTROLLER_PROTOCOL_VR_1,
 257   I2C_CONTROLLER_PROTOCOL_TMP_0,
 258   I2C_CONTROLLER_PROTOCOL_TMP_1,
 259   I2C_CONTROLLER_PROTOCOL_SPARE_0,
 260   I2C_CONTROLLER_PROTOCOL_SPARE_1,
 261   I2C_CONTROLLER_PROTOCOL_COUNT,
 262 } I2cControllerProtocol_e;
 263
 264 typedef struct {
 265   uint8_t   Enabled;
 266   uint8_t   Speed;
 267   uint8_t   Padding[2];
 268   uint32_t  SlaveAddress;
 269   uint8_t   ControllerPort;
 270   uint8_t   ControllerName;
 271   uint8_t   ThermalThrotter;
 272   uint8_t   I2cProtocol;
 273 } I2cControllerConfig_t;
 274
 275 typedef enum {
 276   I2C_PORT_SVD_SCL = 0,
 277   I2C_PORT_GPIO,
 278 } I2cPort_e;
 279
 280 typedef enum {
 281   I2C_SPEED_FAST_50K = 0,      //50  Kbits/s
 282   I2C_SPEED_FAST_100K,         //100 Kbits/s
 283   I2C_SPEED_FAST_400K,         //400 Kbits/s
 284   I2C_SPEED_FAST_PLUS_1M,      //1   Mbits/s (in fast mode)
 285   I2C_SPEED_HIGH_1M,           //1   Mbits/s (in high speed mode)
 286   I2C_SPEED_HIGH_2M,           //2.3 Mbits/s
 287   I2C_SPEED_COUNT,
 288 } I2cSpeed_e;
 289
 290 typedef enum {
 291   I2C_CMD_READ = 0,
 292   I2C_CMD_WRITE,
 293   I2C_CMD_COUNT,
 294 } I2cCmdType_e;
 295
 296 #define CMDCONFIG_STOP_BIT      0
 297 #define CMDCONFIG_RESTART_BIT   1
 298
 299 #define CMDCONFIG_STOP_MASK     (1 << CMDCONFIG_STOP_BIT)
 300 #define CMDCONFIG_RESTART_MASK  (1 << CMDCONFIG_RESTART_BIT)
 301
 302 typedef struct {
 303   uint8_t RegisterAddr; ////only valid for write, ignored for read
 304   uint8_t Cmd;  //Read(0) or Write(1)
 305   uint8_t Data;  //Return data for read. Data to send for write
 306   uint8_t CmdConfig; //Includes whether associated command should have a stop or restart command
 307 } SwI2cCmd_t; //SW I2C Command Table
 308
 309 typedef struct {
 310   uint8_t     I2CcontrollerPort; //CKSVII2C0(0) or //CKSVII2C1(1)
 311   uint8_t     I2CSpeed;          //Slow(0) or Fast(1)
 312   uint16_t    SlaveAddress;
 313   uint8_t     NumCmds;           //Number of commands
 314   uint8_t     Padding[3];
 315
 316   SwI2cCmd_t  SwI2cCmds[MAX_SW_I2C_COMMANDS];
 317
 318   uint32_t     MmHubPadding[8]; // SMU internal use
 319
 320 } SwI2cRequest_t; // SW I2C Request Table
 321
 322 //D3HOT sequences
 323 typedef enum {
 324   BACO_SEQUENCE,
 325   MSR_SEQUENCE,
 326   BAMACO_SEQUENCE,
 327   ULPS_SEQUENCE,
 328   D3HOT_SEQUENCE_COUNT,
 329 }D3HOTSequence_e;
 330
 331 //THis is aligned with RSMU PGFSM Register Mapping
 332 typedef enum {
 333   PG_DYNAMIC_MODE = 0,
 334   PG_STATIC_MODE,
 335 } PowerGatingMode_e;
 336
 337 //This is aligned with RSMU PGFSM Register Mapping
 338 typedef enum {
 339   PG_POWER_DOWN = 0,
 340   PG_POWER_UP,
 341 } PowerGatingSettings_e;
 342
 343 typedef struct {
 344   uint32_t a;  // store in IEEE float format in this variable
 345   uint32_t b;  // store in IEEE float format in this variable
 346   uint32_t c;  // store in IEEE float format in this variable
 347 } QuadraticInt_t;
 348
 349 typedef struct {
 350   uint32_t m;  // store in IEEE float format in this variable
 351   uint32_t b;  // store in IEEE float format in this variable
 352 } LinearInt_t;
 353
 354 typedef struct {
 355   uint32_t a;  // store in IEEE float format in this variable
 356   uint32_t b;  // store in IEEE float format in this variable
 357   uint32_t c;  // store in IEEE float format in this variable
 358 } DroopInt_t;
 359
 360 typedef enum {
 361   GFXCLK_SOURCE_PLL = 0,
 362   GFXCLK_SOURCE_DFLL,
 363   GFXCLK_SOURCE_COUNT,
 364 } GfxclkSrc_e;
 365
 366 //Only Clks that have DPM descriptors are listed here
 367 typedef enum {
 368   PPCLK_GFXCLK = 0,
 369   PPCLK_SOCCLK,
 370   PPCLK_UCLK,
 371   PPCLK_DCLK,
 372   PPCLK_VCLK,
 373   PPCLK_DCEFCLK,
 374   PPCLK_DISPCLK,
 375   PPCLK_PIXCLK,
 376   PPCLK_PHYCLK,
 377   PPCLK_COUNT,
 378 } PPCLK_e;
 379
 380 typedef enum {
 381   POWER_SOURCE_AC,
 382   POWER_SOURCE_DC,
 383   POWER_SOURCE_COUNT,
 384 } POWER_SOURCE_e;
 385
 386 typedef enum  {
 387   PPT_THROTTLER_PPT0,
 388   PPT_THROTTLER_PPT1,
 389   PPT_THROTTLER_PPT2,
 390   PPT_THROTTLER_PPT3,
 391   PPT_THROTTLER_COUNT
 392 } PPT_THROTTLER_e;
 393
 394 typedef enum {
 395   VOLTAGE_MODE_AVFS = 0,
 396   VOLTAGE_MODE_AVFS_SS,
 397   VOLTAGE_MODE_SS,
 398   VOLTAGE_MODE_COUNT,
 399 } VOLTAGE_MODE_e;
 400
 401
 402 typedef enum {
 403   AVFS_VOLTAGE_GFX = 0,
 404   AVFS_VOLTAGE_SOC,
 405   AVFS_VOLTAGE_COUNT,
 406 } AVFS_VOLTAGE_TYPE_e;
 407
 408 typedef enum {
 409   UCLK_DIV_BY_1 = 0,
 410   UCLK_DIV_BY_2,
 411   UCLK_DIV_BY_4,
 412   UCLK_DIV_BY_8,
 413 } UCLK_DIV_e;
 414
 415 typedef enum {
 416   GPIO_INT_POLARITY_ACTIVE_LOW = 0,
 417   GPIO_INT_POLARITY_ACTIVE_HIGH,
 418 } GpioIntPolarity_e;
 419
 420 typedef enum {
 421   MEMORY_TYPE_GDDR6 = 0,
 422   MEMORY_TYPE_HBM,
 423 } MemoryType_e;
 424
 425 typedef enum {
 426   PWR_CONFIG_TDP = 0,
 427   PWR_CONFIG_TGP,
 428   PWR_CONFIG_TCP_ESTIMATED,
 429   PWR_CONFIG_TCP_MEASURED,
 430 } PwrConfig_e;
 431
 432 typedef struct {
 433   uint8_t        VoltageMode;         // 0 - AVFS only, 1- min(AVFS,SS), 2-SS only
 434   uint8_t        SnapToDiscrete;      // 0 - Fine grained DPM, 1 - Discrete DPM
 435   uint8_t        NumDiscreteLevels;   // Set to 2 (Fmin, Fmax) when using fine grained DPM, otherwise set to # discrete levels used
 436   uint8_t        Padding;
 437   LinearInt_t    ConversionToAvfsClk; // Transfer function to AVFS Clock (GHz->GHz)
 438   QuadraticInt_t SsCurve;             // Slow-slow curve (GHz->V)
 439 } DpmDescriptor_t;
 440
 441 typedef enum  {
 442   TEMP_EDGE,
 443   TEMP_HOTSPOT,
 444   TEMP_MEM,
 445   TEMP_VR_GFX,
 446   TEMP_VR_MEM0,
 447   TEMP_VR_MEM1,
 448   TEMP_VR_SOC,
 449   TEMP_LIQUID0,
 450   TEMP_LIQUID1,
 451   TEMP_PLX,
 452   TEMP_COUNT
 453 } TEMP_e;
 454
 455 //Out of band monitor status defines
 456 //see SPEC //gpu/doc/soc_arch/spec/feature/SMBUS/SMBUS.xlsx
 457 #define POWER_MANAGER_CONTROLLER_NOT_RUNNING 0
 458 #define POWER_MANAGER_CONTROLLER_RUNNING     1
 459
 460 #define POWER_MANAGER_CONTROLLER_BIT                             0
 461 #define MAXIMUM_DPM_STATE_GFX_ENGINE_RESTRICTED_BIT              8
 462 #define GPU_DIE_TEMPERATURE_THROTTLING_BIT                       9
 463 #define HBM_DIE_TEMPERATURE_THROTTLING_BIT                       10
 464 #define TGP_THROTTLING_BIT                                       11
 465 #define PCC_THROTTLING_BIT                                       12
 466 #define HBM_TEMPERATURE_EXCEEDING_TEMPERATURE_LIMIT_BIT          13
 467 #define HBM_TEMPERATURE_EXCEEDING_MAX_MEMORY_TEMPERATURE_BIT     14
 468
 469 #define POWER_MANAGER_CONTROLLER_MASK                            (1 << POWER_MANAGER_CONTROLLER_BIT                        )
 470 #define MAXIMUM_DPM_STATE_GFX_ENGINE_RESTRICTED_MASK             (1 << MAXIMUM_DPM_STATE_GFX_ENGINE_RESTRICTED_BIT         )
 471 #define GPU_DIE_TEMPERATURE_THROTTLING_MASK                      (1 << GPU_DIE_TEMPERATURE_THROTTLING_BIT                  )
 472 #define HBM_DIE_TEMPERATURE_THROTTLING_MASK                      (1 << HBM_DIE_TEMPERATURE_THROTTLING_BIT                  )
 473 #define TGP_THROTTLING_MASK                                      (1 << TGP_THROTTLING_BIT                                  )
 474 #define PCC_THROTTLING_MASK                                      (1 << PCC_THROTTLING_BIT                                  )
 475 #define HBM_TEMPERATURE_EXCEEDING_TEMPERATURE_LIMIT_MASK         (1 << HBM_TEMPERATURE_EXCEEDING_TEMPERATURE_LIMIT_BIT     )
 476 #define HBM_TEMPERATURE_EXCEEDING_MAX_MEMORY_TEMPERATURE_MASK    (1 << HBM_TEMPERATURE_EXCEEDING_MAX_MEMORY_TEMPERATURE_BIT)
 477
 478 //This structure to be DMA to SMBUS Config register space
 479 typedef struct {
 480   uint8_t  MinorInfoVersion;
 481   uint8_t  MajorInfoVersion;
 482   uint8_t  TableSize;
 483   uint8_t  Reserved;
 484
 485   uint8_t  Reserved1;
 486   uint8_t  RevID;
 487   uint16_t DeviceID;
 488
 489   uint16_t DieTemperatureLimit;
 490   uint16_t FanTargetTemperature;
 491
 492   uint16_t MemoryTemperatureLimit;
 493   uint16_t MemoryTemperatureLimit1;
 494
 495   uint16_t TGP;
 496   uint16_t CardPower;
 497
 498   uint32_t DieTemperatureRegisterOffset;
 499
 500   uint32_t Reserved2;
 501
 502   uint32_t Reserved3;
 503
 504   uint32_t Status;
 505
 506   uint16_t DieTemperature;
 507   uint16_t MemoryTemperature;
 508
 509   uint16_t SelectedCardPower;
 510   uint16_t Reserved4;
 511
 512   uint32_t BoardLevelEnergyAccumulator;
 513 } OutOfBandMonitor_t;
 514
 515 typedef struct {
 516   uint32_t Version;
 517
 518   // SECTION: Feature Enablement
 519   uint32_t FeaturesToRun[2];
 520
 521   // SECTION: Infrastructure Limits
 522   uint16_t SocketPowerLimitAc[PPT_THROTTLER_COUNT];
 523   uint16_t SocketPowerLimitAcTau[PPT_THROTTLER_COUNT];
 524   uint16_t SocketPowerLimitDc[PPT_THROTTLER_COUNT];
 525   uint16_t SocketPowerLimitDcTau[PPT_THROTTLER_COUNT];
 526
 527   uint16_t TdcLimitSoc;             // Amps
 528   uint16_t TdcLimitSocTau;          // Time constant of LPF in ms
 529   uint16_t TdcLimitGfx;             // Amps
 530   uint16_t TdcLimitGfxTau;          // Time constant of LPF in ms
 531
 532   uint16_t TedgeLimit;              // Celcius
 533   uint16_t ThotspotLimit;           // Celcius
 534   uint16_t TmemLimit;               // Celcius
 535   uint16_t Tvr_gfxLimit;            // Celcius
 536   uint16_t Tvr_mem0Limit;           // Celcius
 537   uint16_t Tvr_mem1Limit;           // Celcius
 538   uint16_t Tvr_socLimit;            // Celcius
 539   uint16_t Tliquid0Limit;           // Celcius
 540   uint16_t Tliquid1Limit;           // Celcius
 541   uint16_t TplxLimit;               // Celcius
 542   uint32_t FitLimit;                // Failures in time (failures per million parts over the defined lifetime)
 543
 544   uint16_t PpmPowerLimit;           // Switch this this power limit when temperature is above PpmTempThreshold
 545   uint16_t PpmTemperatureThreshold;
 546
 547   // SECTION: Throttler settings
 548   uint32_t ThrottlerControlMask;   // See Throtter masks defines
 549
 550   // SECTION: FW DSTATE Settings
 551   uint32_t FwDStateMask;           // See FW DState masks defines
 552
 553   // SECTION: ULV Settings
 554   uint16_t  UlvVoltageOffsetSoc; // In mV(Q2)
 555   uint16_t  UlvVoltageOffsetGfx; // In mV(Q2)
 556
 557   uint8_t   GceaLinkMgrIdleThreshold;        //Set by SMU FW during enablment of SOC_ULV. Controls delay for GFX SDP port disconnection during idle events
 558   uint8_t   paddingRlcUlvParams[3];
 559
 560   uint8_t  UlvSmnclkDid;     //DID for ULV mode. 0 means CLK will not be modified in ULV.
 561   uint8_t  UlvMp1clkDid;     //DID for ULV mode. 0 means CLK will not be modified in ULV.
 562   uint8_t  UlvGfxclkBypass;  // 1 to turn off/bypass Gfxclk during ULV, 0 to leave Gfxclk on during ULV
 563   uint8_t  Padding234;
 564
 565   uint16_t     MinVoltageUlvGfx; // In mV(Q2)  Minimum Voltage ("Vmin") of VDD_GFX in ULV mode
 566   uint16_t     MinVoltageUlvSoc; // In mV(Q2)  Minimum Voltage ("Vmin") of VDD_SOC in ULV mode
 567
 568
 569   // SECTION: Voltage Control Parameters
 570   uint16_t     MinVoltageGfx;     // In mV(Q2) Minimum Voltage ("Vmin") of VDD_GFX
 571   uint16_t     MinVoltageSoc;     // In mV(Q2) Minimum Voltage ("Vmin") of VDD_SOC
 572   uint16_t     MaxVoltageGfx;     // In mV(Q2) Maximum Voltage allowable of VDD_GFX
 573   uint16_t     MaxVoltageSoc;     // In mV(Q2) Maximum Voltage allowable of VDD_SOC
 574
 575   uint16_t     LoadLineResistanceGfx;   // In mOhms with 8 fractional bits
 576   uint16_t     LoadLineResistanceSoc;   // In mOhms with 8 fractional bits
 577
 578   //SECTION: DPM Config 1
 579   DpmDescriptor_t DpmDescriptor[PPCLK_COUNT];
 580
 581   uint16_t       FreqTableGfx      [NUM_GFXCLK_DPM_LEVELS  ];     // In MHz
 582   uint16_t       FreqTableVclk     [NUM_VCLK_DPM_LEVELS    ];     // In MHz
 583   uint16_t       FreqTableDclk     [NUM_DCLK_DPM_LEVELS    ];     // In MHz
 584   uint16_t       FreqTableSocclk   [NUM_SOCCLK_DPM_LEVELS  ];     // In MHz
 585   uint16_t       FreqTableUclk     [NUM_UCLK_DPM_LEVELS    ];     // In MHz
 586   uint16_t       FreqTableDcefclk  [NUM_DCEFCLK_DPM_LEVELS ];     // In MHz
 587   uint16_t       FreqTableDispclk  [NUM_DISPCLK_DPM_LEVELS ];     // In MHz
 588   uint16_t       FreqTablePixclk   [NUM_PIXCLK_DPM_LEVELS  ];     // In MHz
 589   uint16_t       FreqTablePhyclk   [NUM_PHYCLK_DPM_LEVELS  ];     // In MHz
 590   uint32_t       Paddingclks[16];
 591
 592   uint16_t       DcModeMaxFreq     [PPCLK_COUNT            ];     // In MHz
 593   uint16_t       Padding8_Clks;
 594
 595   uint8_t        FreqTableUclkDiv  [NUM_UCLK_DPM_LEVELS    ];     // 0:Div-1, 1:Div-1/2, 2:Div-1/4, 3:Div-1/8
 596
 597   // SECTION: DPM Config 2
 598   uint16_t       Mp0clkFreq        [NUM_MP0CLK_DPM_LEVELS];       // in MHz
 599   uint16_t       Mp0DpmVoltage     [NUM_MP0CLK_DPM_LEVELS];       // mV(Q2)
 600   uint16_t       MemVddciVoltage   [NUM_UCLK_DPM_LEVELS];         // mV(Q2)
 601   uint16_t       MemMvddVoltage    [NUM_UCLK_DPM_LEVELS];         // mV(Q2)
 602   // GFXCLK DPM
 603   uint16_t        GfxclkFgfxoffEntry;   // in Mhz
 604   uint16_t        GfxclkFinit;          // in Mhz
 605   uint16_t        GfxclkFidle;          // in MHz
 606   uint16_t        GfxclkSlewRate;       // for PLL babystepping???
 607   uint16_t        GfxclkFopt;           // in Mhz
 608   uint8_t         Padding567[2];
 609   uint16_t        GfxclkDsMaxFreq;      // in MHz
 610   uint8_t         GfxclkSource;         // 0 = PLL, 1 = DFLL
 611   uint8_t         Padding456;
 612
 613   // UCLK section
 614   uint8_t      LowestUclkReservedForUlv; // Set this to 1 if UCLK DPM0 is reserved for ULV-mode only
 615   uint8_t      paddingUclk[3];
 616
 617   uint8_t      MemoryType;          // 0-GDDR6, 1-HBM
 618   uint8_t      MemoryChannels;
 619   uint8_t      PaddingMem[2];
 620
 621   // Link DPM Settings
 622   uint8_t      PcieGenSpeed[NUM_LINK_LEVELS];           ///< 0:PciE-gen1 1:PciE-gen2 2:PciE-gen3 3:PciE-gen4
 623   uint8_t      PcieLaneCount[NUM_LINK_LEVELS];          ///< 1=x1, 2=x2, 3=x4, 4=x8, 5=x12, 6=x16
 624   uint16_t     LclkFreq[NUM_LINK_LEVELS];
 625
 626   // GFXCLK Thermal DPM (formerly 'Boost' Settings)
 627   uint16_t     EnableTdpm;
 628   uint16_t     TdpmHighHystTemperature;
 629   uint16_t     TdpmLowHystTemperature;
 630   uint16_t     GfxclkFreqHighTempLimit; // High limit on GFXCLK when temperature is high, for reliability.
 631
 632   // SECTION: Fan Control
 633   uint16_t     FanStopTemp;          //Celcius
 634   uint16_t     FanStartTemp;         //Celcius
 635
 636   uint16_t     FanGainEdge;
 637   uint16_t     FanGainHotspot;
 638   uint16_t     FanGainLiquid0;
 639   uint16_t     FanGainLiquid1;
 640   uint16_t     FanGainVrGfx;
 641   uint16_t     FanGainVrSoc;
 642   uint16_t     FanGainVrMem0;
 643   uint16_t     FanGainVrMem1;
 644   uint16_t     FanGainPlx;
 645   uint16_t     FanGainMem;
 646   uint16_t     FanPwmMin;
 647   uint16_t     FanAcousticLimitRpm;
 648   uint16_t     FanThrottlingRpm;
 649   uint16_t     FanMaximumRpm;
 650   uint16_t     FanTargetTemperature;
 651   uint16_t     FanTargetGfxclk;
 652   uint8_t      FanTempInputSelect;
 653   uint8_t      FanPadding;
 654   uint8_t      FanZeroRpmEnable;
 655   uint8_t      FanTachEdgePerRev;
 656   //uint8_t      padding8_Fan[2];
 657
 658   // The following are AFC override parameters. Leave at 0 to use FW defaults.
 659   int16_t      FuzzyFan_ErrorSetDelta;
 660   int16_t      FuzzyFan_ErrorRateSetDelta;
 661   int16_t      FuzzyFan_PwmSetDelta;
 662   uint16_t     FuzzyFan_Reserved;
 663
 664
 665   // SECTION: AVFS
 666   // Overrides
 667   uint8_t           OverrideAvfsGb[AVFS_VOLTAGE_COUNT];
 668   uint8_t           Padding8_Avfs[2];
 669
 670   QuadraticInt_t    qAvfsGb[AVFS_VOLTAGE_COUNT];              // GHz->V Override of fused curve
 671   DroopInt_t        dBtcGbGfxPll;         // GHz->V BtcGb
 672   DroopInt_t        dBtcGbGfxDfll;        // GHz->V BtcGb
 673   DroopInt_t        dBtcGbSoc;            // GHz->V BtcGb
 674   LinearInt_t       qAgingGb[AVFS_VOLTAGE_COUNT];          // GHz->V
 675
 676   QuadraticInt_t    qStaticVoltageOffset[AVFS_VOLTAGE_COUNT]; // GHz->V
 677
 678   uint16_t          DcTol[AVFS_VOLTAGE_COUNT];            // mV Q2
 679
 680   uint8_t           DcBtcEnabled[AVFS_VOLTAGE_COUNT];
 681   uint8_t           Padding8_GfxBtc[2];
 682
 683   uint16_t          DcBtcMin[AVFS_VOLTAGE_COUNT];       // mV Q2
 684   uint16_t          DcBtcMax[AVFS_VOLTAGE_COUNT];       // mV Q2
 685
 686   // SECTION: Advanced Options
 687   uint32_t          DebugOverrides;
 688   QuadraticInt_t    ReservedEquation0;
 689   QuadraticInt_t    ReservedEquation1;
 690   QuadraticInt_t    ReservedEquation2;
 691   QuadraticInt_t    ReservedEquation3;
 692
 693   // Total Power configuration, use defines from PwrConfig_e
 694   uint8_t      TotalPowerConfig;    //0-TDP, 1-TGP, 2-TCP Estimated, 3-TCP Measured
 695   uint8_t      TotalPowerSpare1;
 696   uint16_t     TotalPowerSpare2;
 697
 698   // APCC Settings
 699   uint16_t     PccThresholdLow;
 700   uint16_t     PccThresholdHigh;
 701   uint32_t     PaddingAPCC[6];  //FIXME pending SPEC
 702
 703   // Temperature Dependent Vmin
 704   uint16_t     VDDGFX_TVmin;       //Celcius
 705   uint16_t     VDDSOC_TVmin;       //Celcius
 706   uint16_t     VDDGFX_Vmin_HiTemp; // mV Q2
 707   uint16_t     VDDGFX_Vmin_LoTemp; // mV Q2
 708   uint16_t     VDDSOC_Vmin_HiTemp; // mV Q2
 709   uint16_t     VDDSOC_Vmin_LoTemp; // mV Q2
 710
 711   uint16_t     VDDGFX_TVminHystersis; // Celcius
 712   uint16_t     VDDSOC_TVminHystersis; // Celcius
 713
 714   // BTC Setting
 715   uint32_t     BtcConfig;
 716
 717   uint16_t     SsFmin[10]; // PPtable value to function similar to VFTFmin for SS Curve; Size is PPCLK_COUNT rounded to nearest multiple of 2
 718   uint16_t     DcBtcGb[AVFS_VOLTAGE_COUNT];
 719
 720   // SECTION: Board Reserved
 721   uint32_t     Reserved[8];
 722
 723   // SECTION: BOARD PARAMETERS
 724   // I2C Control
 725   I2cControllerConfig_t  I2cControllers[NUM_I2C_CONTROLLERS];
 726
 727   // SVI2 Board Parameters
 728   uint16_t     MaxVoltageStepGfx; // In mV(Q2) Max voltage step that SMU will request. Multiple steps are taken if voltage change exceeds this value.
 729   uint16_t     MaxVoltageStepSoc; // In mV(Q2) Max voltage step that SMU will request. Multiple steps are taken if voltage change exceeds this value.
 730
 731   uint8_t      VddGfxVrMapping;   // Use VR_MAPPING* bitfields
 732   uint8_t      VddSocVrMapping;   // Use VR_MAPPING* bitfields
 733   uint8_t      VddMem0VrMapping;  // Use VR_MAPPING* bitfields
 734   uint8_t      VddMem1VrMapping;  // Use VR_MAPPING* bitfields
 735
 736   uint8_t      GfxUlvPhaseSheddingMask; // set this to 1 to set PSI0/1 to 1 in ULV mode
 737   uint8_t      SocUlvPhaseSheddingMask; // set this to 1 to set PSI0/1 to 1 in ULV mode
 738   uint8_t      ExternalSensorPresent; // External RDI connected to TMON (aka TEMP IN)
 739   uint8_t      Padding8_V;
 740
 741   // Telemetry Settings
 742   uint16_t     GfxMaxCurrent;   // in Amps
 743   int8_t       GfxOffset;       // in Amps
 744   uint8_t      Padding_TelemetryGfx;
 745
 746   uint16_t     SocMaxCurrent;   // in Amps
 747   int8_t       SocOffset;       // in Amps
 748   uint8_t      Padding_TelemetrySoc;
 749
 750   uint16_t     Mem0MaxCurrent;   // in Amps
 751   int8_t       Mem0Offset;       // in Amps
 752   uint8_t      Padding_TelemetryMem0;
 753
 754   uint16_t     Mem1MaxCurrent;   // in Amps
 755   int8_t       Mem1Offset;       // in Amps
 756   uint8_t      Padding_TelemetryMem1;
 757
 758   // GPIO Settings
 759   uint8_t      AcDcGpio;        // GPIO pin configured for AC/DC switching
 760   uint8_t      AcDcPolarity;    // GPIO polarity for AC/DC switching
 761   uint8_t      VR0HotGpio;      // GPIO pin configured for VR0 HOT event
 762   uint8_t      VR0HotPolarity;  // GPIO polarity for VR0 HOT event
 763
 764   uint8_t      VR1HotGpio;      // GPIO pin configured for VR1 HOT event
 765   uint8_t      VR1HotPolarity;  // GPIO polarity for VR1 HOT event
 766   uint8_t      GthrGpio;        // GPIO pin configured for GTHR Event
 767   uint8_t      GthrPolarity;    // replace GPIO polarity for GTHR
 768
 769   // LED Display Settings
 770   uint8_t      LedPin0;         // GPIO number for LedPin[0]
 771   uint8_t      LedPin1;         // GPIO number for LedPin[1]
 772   uint8_t      LedPin2;         // GPIO number for LedPin[2]
 773   uint8_t      padding8_4;
 774
 775   // GFXCLK PLL Spread Spectrum
 776   uint8_t      PllGfxclkSpreadEnabled;   // on or off
 777   uint8_t      PllGfxclkSpreadPercent;   // Q4.4
 778   uint16_t     PllGfxclkSpreadFreq;      // kHz
 779
 780   // GFXCLK DFLL Spread Spectrum
 781   uint8_t      DfllGfxclkSpreadEnabled;   // on or off
 782   uint8_t      DfllGfxclkSpreadPercent;   // Q4.4
 783   uint16_t     DfllGfxclkSpreadFreq;      // kHz
 784
 785   // UCLK Spread Spectrum
 786   uint8_t      UclkSpreadEnabled;   // on or off
 787   uint8_t      UclkSpreadPercent;   // Q4.4
 788   uint16_t     UclkSpreadFreq;      // kHz
 789
 790   // SOCCLK Spread Spectrum
 791   uint8_t      SoclkSpreadEnabled;   // on or off
 792   uint8_t      SocclkSpreadPercent;   // Q4.4
 793   uint16_t     SocclkSpreadFreq;      // kHz
 794
 795   // Total board power
 796   uint16_t     TotalBoardPower;     //Only needed for TCP Estimated case, where TCP = TGP+Total Board Power
 797   uint16_t     BoardPadding;
 798
 799   // Mvdd Svi2 Div Ratio Setting
 800   uint32_t     MvddRatio; // This is used for MVDD Vid workaround. It has 16 fractional bits (Q16.16)
 801
 802   uint32_t     BoardReserved[9];
 803
 804   // Padding for MMHUB - do not modify this
 805   uint32_t     MmHubPadding[8]; // SMU internal use
 806
 807 } PPTable_t;
 808
 809 typedef struct {
 810   // Time constant parameters for clock averages in ms
 811   uint16_t     GfxclkAverageLpfTau;
 812   uint16_t     SocclkAverageLpfTau;
 813   uint16_t     UclkAverageLpfTau;
 814   uint16_t     GfxActivityLpfTau;
 815   uint16_t     UclkActivityLpfTau;
 816   uint16_t     SocketPowerLpfTau;
 817
 818   // Padding - ignore
 819   uint32_t     MmHubPadding[8]; // SMU internal use
 820 } DriverSmuConfig_t;
 821
 822 typedef struct {
 823
 824   uint16_t      GfxclkFmin;           // MHz
 825   uint16_t      GfxclkFmax;           // MHz
 826   uint16_t      GfxclkFreq1;          // MHz
 827   uint16_t      GfxclkVolt1;          // mV (Q2)
 828   uint16_t      GfxclkFreq2;          // MHz
 829   uint16_t      GfxclkVolt2;          // mV (Q2)
 830   uint16_t      GfxclkFreq3;          // MHz
 831   uint16_t      GfxclkVolt3;          // mV (Q2)
 832   uint16_t      UclkFmax;             // MHz
 833   int16_t       OverDrivePct;         // %
 834   uint16_t      FanMaximumRpm;
 835   uint16_t      FanMinimumPwm;
 836   uint16_t      FanTargetTemperature; // Degree Celcius
 837   uint16_t      MaxOpTemp;            // Degree Celcius
 838   uint16_t      FanZeroRpmEnable;
 839   uint16_t      Padding;
 840
 841   uint32_t     MmHubPadding[8]; // SMU internal use
 842
 843 } OverDriveTable_t;
 844
 845 typedef struct {
 846   uint16_t CurrClock[PPCLK_COUNT];
 847   uint16_t AverageGfxclkFrequency;
 848   uint16_t AverageSocclkFrequency;
 849   uint16_t AverageUclkFrequency  ;
 850   uint16_t AverageGfxActivity    ;
 851   uint16_t AverageUclkActivity   ;
 852   uint8_t  CurrSocVoltageOffset  ;
 853   uint8_t  CurrGfxVoltageOffset  ;
 854   uint8_t  CurrMemVidOffset      ;
 855   uint8_t  Padding8              ;
 856   uint16_t AverageSocketPower    ;
 857   uint16_t TemperatureEdge       ;
 858   uint16_t TemperatureHotspot    ;
 859   uint16_t TemperatureMem        ;
 860   uint16_t TemperatureVrGfx      ;
 861   uint16_t TemperatureVrMem0     ;
 862   uint16_t TemperatureVrMem1     ;
 863   uint16_t TemperatureVrSoc      ;
 864   uint16_t TemperatureLiquid0    ;
 865   uint16_t TemperatureLiquid1    ;
 866   uint16_t TemperaturePlx        ;
 867   uint16_t Padding16             ;
 868   uint32_t ThrottlerStatus       ;
 869
 870   uint8_t  LinkDpmLevel;
 871   uint8_t  Padding8_2;
 872   uint16_t CurrFanSpeed;
 873
 874   // Padding - ignore
 875   uint32_t     MmHubPadding[8]; // SMU internal use
 876 } SmuMetrics_t;
 877
 878 typedef struct {
 879   uint16_t MinClock; // This is either DCEFCLK or SOCCLK (in MHz)
 880   uint16_t MaxClock; // This is either DCEFCLK or SOCCLK (in MHz)
 881   uint16_t MinUclk;
 882   uint16_t MaxUclk;
 883
 884   uint8_t  WmSetting;
 885   uint8_t  Padding[3];
 886
 887   uint32_t     MmHubPadding[8]; // SMU internal use
 888 } WatermarkRowGeneric_t;
 889
 890 #define NUM_WM_RANGES 4
 891
 892 typedef enum {
 893   WM_SOCCLK = 0,
 894   WM_DCEFCLK,
 895   WM_COUNT,
 896 } WM_CLOCK_e;
 897
 898 typedef struct {
 899   // Watermarks
 900   WatermarkRowGeneric_t WatermarkRow[WM_COUNT][NUM_WM_RANGES];
 901
 902   uint32_t     MmHubPadding[8]; // SMU internal use
 903 } Watermarks_t;
 904
 905 typedef struct {
 906   uint16_t avgPsmCount[36];
 907   uint16_t minPsmCount[36];
 908   float    avgPsmVoltage[36];
 909   float    minPsmVoltage[36];
 910
 911   uint32_t     MmHubPadding[8]; // SMU internal use
 912 } AvfsDebugTable_t;
 913
 914 typedef struct {
 915   uint8_t  AvfsVersion;
 916   uint8_t  Padding;
 917
 918   uint8_t  AvfsEn[AVFS_VOLTAGE_COUNT];
 919
 920   uint8_t  OverrideVFT[AVFS_VOLTAGE_COUNT];
 921   uint8_t  OverrideAvfsGb[AVFS_VOLTAGE_COUNT];
 922
 923   uint8_t  OverrideTemperatures[AVFS_VOLTAGE_COUNT];
 924   uint8_t  OverrideVInversion[AVFS_VOLTAGE_COUNT];
 925   uint8_t  OverrideP2V[AVFS_VOLTAGE_COUNT];
 926   uint8_t  OverrideP2VCharzFreq[AVFS_VOLTAGE_COUNT];
 927
 928   int32_t VFT0_m1[AVFS_VOLTAGE_COUNT]; // Q8.24
 929   int32_t VFT0_m2[AVFS_VOLTAGE_COUNT]; // Q12.12
 930   int32_t VFT0_b[AVFS_VOLTAGE_COUNT];  // Q32
 931
 932   int32_t VFT1_m1[AVFS_VOLTAGE_COUNT]; // Q8.16
 933   int32_t VFT1_m2[AVFS_VOLTAGE_COUNT]; // Q12.12
 934   int32_t VFT1_b[AVFS_VOLTAGE_COUNT];  // Q32
 935
 936   int32_t VFT2_m1[AVFS_VOLTAGE_COUNT]; // Q8.16
 937   int32_t VFT2_m2[AVFS_VOLTAGE_COUNT]; // Q12.12
 938   int32_t VFT2_b[AVFS_VOLTAGE_COUNT];  // Q32
 939
 940   int32_t AvfsGb0_m1[AVFS_VOLTAGE_COUNT]; // Q8.24
 941   int32_t AvfsGb0_m2[AVFS_VOLTAGE_COUNT]; // Q12.12
 942   int32_t AvfsGb0_b[AVFS_VOLTAGE_COUNT];  // Q32
 943
 944   int32_t AcBtcGb_m1[AVFS_VOLTAGE_COUNT]; // Q8.24
 945   int32_t AcBtcGb_m2[AVFS_VOLTAGE_COUNT]; // Q12.12
 946   int32_t AcBtcGb_b[AVFS_VOLTAGE_COUNT];  // Q32
 947
 948   uint32_t AvfsTempCold[AVFS_VOLTAGE_COUNT];
 949   uint32_t AvfsTempMid[AVFS_VOLTAGE_COUNT];
 950   uint32_t AvfsTempHot[AVFS_VOLTAGE_COUNT];
 951
 952   uint32_t VInversion[AVFS_VOLTAGE_COUNT]; // in mV with 2 fractional bits
 953
 954
 955   int32_t P2V_m1[AVFS_VOLTAGE_COUNT]; // Q8.24
 956   int32_t P2V_m2[AVFS_VOLTAGE_COUNT]; // Q12.12
 957   int32_t P2V_b[AVFS_VOLTAGE_COUNT];  // Q32
 958
 959   uint32_t P2VCharzFreq[AVFS_VOLTAGE_COUNT]; // in 10KHz units
 960
 961   uint32_t EnabledAvfsModules[2]; //NV10 - 36 AVFS modules
 962
 963   uint32_t     MmHubPadding[8]; // SMU internal use
 964 } AvfsFuseOverride_t;
 965
 966 typedef struct {
 967
 968   uint8_t   Gfx_ActiveHystLimit;
 969   uint8_t   Gfx_IdleHystLimit;
 970   uint8_t   Gfx_FPS;
 971   uint8_t   Gfx_MinActiveFreqType;
 972   uint8_t   Gfx_BoosterFreqType;
 973   uint8_t   Gfx_MinFreqStep;                // Minimum delta between current and target frequeny in order for FW to change clock.
 974   uint16_t  Gfx_MinActiveFreq;              // MHz
 975   uint16_t  Gfx_BoosterFreq;                // MHz
 976   uint16_t  Gfx_PD_Data_time_constant;      // Time constant of PD controller in ms
 977   uint32_t  Gfx_PD_Data_limit_a;            // Q16
 978   uint32_t  Gfx_PD_Data_limit_b;            // Q16
 979   uint32_t  Gfx_PD_Data_limit_c;            // Q16
 980   uint32_t  Gfx_PD_Data_error_coeff;        // Q16
 981   uint32_t  Gfx_PD_Data_error_rate_coeff;   // Q16
 982
 983   uint8_t   Soc_ActiveHystLimit;
 984   uint8_t   Soc_IdleHystLimit;
 985   uint8_t   Soc_FPS;
 986   uint8_t   Soc_MinActiveFreqType;
 987   uint8_t   Soc_BoosterFreqType;
 988   uint8_t   Soc_MinFreqStep;                // Minimum delta between current and target frequeny in order for FW to change clock.
 989   uint16_t  Soc_MinActiveFreq;              // MHz
 990   uint16_t  Soc_BoosterFreq;                // MHz
 991   uint16_t  Soc_PD_Data_time_constant;      // Time constant of PD controller in ms
 992   uint32_t  Soc_PD_Data_limit_a;            // Q16
 993   uint32_t  Soc_PD_Data_limit_b;            // Q16
 994   uint32_t  Soc_PD_Data_limit_c;            // Q16
 995   uint32_t  Soc_PD_Data_error_coeff;        // Q16
 996   uint32_t  Soc_PD_Data_error_rate_coeff;   // Q16
 997
 998   uint8_t   Mem_ActiveHystLimit;
 999   uint8_t   Mem_IdleHystLimit;
1000   uint8_t   Mem_FPS;
1001   uint8_t   Mem_MinActiveFreqType;
1002   uint8_t   Mem_BoosterFreqType;
1003   uint8_t   Mem_MinFreqStep;                // Minimum delta between current and target frequeny in order for FW to change clock.
1004   uint16_t  Mem_MinActiveFreq;              // MHz
1005   uint16_t  Mem_BoosterFreq;                // MHz
1006   uint16_t  Mem_PD_Data_time_constant;      // Time constant of PD controller in ms
1007   uint32_t  Mem_PD_Data_limit_a;            // Q16
1008   uint32_t  Mem_PD_Data_limit_b;            // Q16
1009   uint32_t  Mem_PD_Data_limit_c;            // Q16
1010   uint32_t  Mem_PD_Data_error_coeff;        // Q16
1011   uint32_t  Mem_PD_Data_error_rate_coeff;   // Q16
1012
1013   uint32_t  Mem_UpThreshold_Limit;          // Q16
1014   uint8_t   Mem_UpHystLimit;
1015   uint8_t   Mem_DownHystLimit;
1016   uint16_t  Mem_Fps;
1017
1018   uint32_t     MmHubPadding[8]; // SMU internal use
1019
1020 } DpmActivityMonitorCoeffInt_t;
1021
1022
1023 // Workload bits
1024 #define WORKLOAD_PPLIB_DEFAULT_BIT        0
1025 #define WORKLOAD_PPLIB_FULL_SCREEN_3D_BIT 1
1026 #define WORKLOAD_PPLIB_POWER_SAVING_BIT   2
1027 #define WORKLOAD_PPLIB_VIDEO_BIT          3
1028 #define WORKLOAD_PPLIB_VR_BIT             4
1029 #define WORKLOAD_PPLIB_COMPUTE_BIT        5
1030 #define WORKLOAD_PPLIB_CUSTOM_BIT         6
1031 #define WORKLOAD_PPLIB_COUNT              7
1032
1033
1034 // These defines are used with the following messages:
1035 // SMC_MSG_TransferTableDram2Smu
1036 // SMC_MSG_TransferTableSmu2Dram
1037
1038 // Table transfer status
1039 #define TABLE_TRANSFER_OK         0x0
1040 #define TABLE_TRANSFER_FAILED     0xFF
1041
1042 // Table types
1043 #define TABLE_PPTABLE                 0
1044 #define TABLE_WATERMARKS              1
1045 #define TABLE_AVFS                    2
1046 #define TABLE_AVFS_PSM_DEBUG          3
1047 #define TABLE_AVFS_FUSE_OVERRIDE      4
1048 #define TABLE_PMSTATUSLOG             5
1049 #define TABLE_SMU_METRICS             6
1050 #define TABLE_DRIVER_SMU_CONFIG       7
1051 #define TABLE_ACTIVITY_MONITOR_COEFF  8
1052 #define TABLE_OVERDRIVE               9
1053 #define TABLE_I2C_COMMANDS           10
1054 #define TABLE_PACE                   11
1055 #define TABLE_COUNT                  12
1056
1057 //RLC Pace Table total number of levels
1058 #define RLC_PACE_TABLE_NUM_LEVELS 16
1059
1060 typedef struct {
1061   float FlopsPerByteTable[RLC_PACE_TABLE_NUM_LEVELS];
1062
1063   uint32_t     MmHubPadding[8]; // SMU internal use
1064 } RlcPaceFlopsPerByteOverride_t;
1065
1066 // These defines are used with the SMC_MSG_SetUclkFastSwitch message.
1067 #define UCLK_SWITCH_SLOW 0
1068 #define UCLK_SWITCH_FAST 1
1069 #endif