drivers/ata/dwc_ahsata.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2010-2011 Freescale Semiconductor, Inc.
   4  * Terry Lv <r65388@freescale.com>
   5  */
   6
   7 #include <common.h>
   8 #include <ahci.h>
   9 #include <dm.h>
  10 #include <dwc_ahsata.h>
  11 #include <fis.h>
  12 #include <libata.h>
  13 #include <malloc.h>
  14 #include <memalign.h>
  15 #include <sata.h>
  16 #include <asm/io.h>
  17 #include <asm/arch/clock.h>
  18 #include <asm/arch/sys_proto.h>
  19 #include <asm/mach-imx/sata.h>
  20 #include <linux/bitops.h>
  21 #include <linux/ctype.h>
  22 #include <linux/errno.h>
  23 #include "dwc_ahsata_priv.h"
  24
  25 struct sata_port_regs {
  26         u32 clb;
  27         u32 clbu;
  28         u32 fb;
  29         u32 fbu;
  30         u32 is;
  31         u32 ie;
  32         u32 cmd;
  33         u32 res1[1];
  34         u32 tfd;
  35         u32 sig;
  36         u32 ssts;
  37         u32 sctl;
  38         u32 serr;
  39         u32 sact;
  40         u32 ci;
  41         u32 sntf;
  42         u32 res2[1];
  43         u32 dmacr;
  44         u32 res3[1];
  45         u32 phycr;
  46         u32 physr;
  47 };
  48
  49 struct sata_host_regs {
  50         u32 cap;
  51         u32 ghc;
  52         u32 is;
  53         u32 pi;
  54         u32 vs;
  55         u32 ccc_ctl;
  56         u32 ccc_ports;
  57         u32 res1[2];
  58         u32 cap2;
  59         u32 res2[30];
  60         u32 bistafr;
  61         u32 bistcr;
  62         u32 bistfctr;
  63         u32 bistsr;
  64         u32 bistdecr;
  65         u32 res3[2];
  66         u32 oobr;
  67         u32 res4[8];
  68         u32 timer1ms;
  69         u32 res5[1];
  70         u32 gparam1r;
  71         u32 gparam2r;
  72         u32 pparamr;
  73         u32 testr;
  74         u32 versionr;
  75         u32 idr;
  76 };
  77
  78 #define MAX_DATA_BYTES_PER_SG  (4 * 1024 * 1024)
  79 #define MAX_BYTES_PER_TRANS (AHCI_MAX_SG * MAX_DATA_BYTES_PER_SG)
  80
  81 #define writel_with_flush(a, b) do { writel(a, b); readl(b); } while (0)
  82
  83 static inline void __iomem *ahci_port_base(void __iomem *base, u32 port)
  84 {
  85         return base + 0x100 + (port * 0x80);
  86 }
  87
  88 static int waiting_for_cmd_completed(u8 *offset,
  89                                         int timeout_msec,
  90                                         u32 sign)
  91 {
  92         int i;
  93         u32 status;
  94
  95         for (i = 0;
  96                 ((status = readl(offset)) & sign) && i < timeout_msec;
  97                 ++i)
  98                 mdelay(1);
  99
 100         return (i < timeout_msec) ? 0 : -1;
 101 }
 102
 103 static int ahci_setup_oobr(struct ahci_uc_priv *uc_priv, int clk)
 104 {
 105         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 106
 107         writel(SATA_HOST_OOBR_WE, &host_mmio->oobr);
 108         writel(0x02060b14, &host_mmio->oobr);
 109
 110         return 0;
 111 }
 112
 113 static int ahci_host_init(struct ahci_uc_priv *uc_priv)
 114 {
 115         u32 tmp, cap_save, num_ports;
 116         int i, j, timeout = 1000;
 117         struct sata_port_regs *port_mmio = NULL;
 118         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 119         int clk = mxc_get_clock(MXC_SATA_CLK);
 120
 121         cap_save = readl(&host_mmio->cap);
 122         cap_save |= SATA_HOST_CAP_SSS;
 123
 124         /* global controller reset */
 125         tmp = readl(&host_mmio->ghc);
 126         if ((tmp & SATA_HOST_GHC_HR) == 0)
 127                 writel_with_flush(tmp | SATA_HOST_GHC_HR, &host_mmio->ghc);
 128
 129         while ((readl(&host_mmio->ghc) & SATA_HOST_GHC_HR) && --timeout)
 130                 ;
 131
 132         if (timeout <= 0) {
 133                 debug("controller reset failed (0x%x)\n", tmp);
 134                 return -1;
 135         }
 136
 137         /* Set timer 1ms */
 138         writel(clk / 1000, &host_mmio->timer1ms);
 139
 140         ahci_setup_oobr(uc_priv, 0);
 141
 142         writel_with_flush(SATA_HOST_GHC_AE, &host_mmio->ghc);
 143         writel(cap_save, &host_mmio->cap);
 144         num_ports = (cap_save & SATA_HOST_CAP_NP_MASK) + 1;
 145         writel_with_flush((1 << num_ports) - 1, &host_mmio->pi);
 146
 147         /*
 148          * Determine which Ports are implemented by the DWC_ahsata,
 149          * by reading the PI register. This bit map value aids the
 150          * software to determine how many Ports are available and
 151          * which Port registers need to be initialized.
 152          */
 153         uc_priv->cap = readl(&host_mmio->cap);
 154         uc_priv->port_map = readl(&host_mmio->pi);
 155
 156         /* Determine how many command slots the HBA supports */
 157         uc_priv->n_ports = (uc_priv->cap & SATA_HOST_CAP_NP_MASK) + 1;
 158
 159         debug("cap 0x%x  port_map 0x%x  n_ports %d\n",
 160                 uc_priv->cap, uc_priv->port_map, uc_priv->n_ports);
 161
 162         for (i = 0; i < uc_priv->n_ports; i++) {
 163                 uc_priv->port[i].port_mmio = ahci_port_base(host_mmio, i);
 164                 port_mmio = uc_priv->port[i].port_mmio;
 165
 166                 /* Ensure that the DWC_ahsata is in idle state */
 167                 tmp = readl(&port_mmio->cmd);
 168
 169                 /*
 170                  * When P#CMD.ST, P#CMD.CR, P#CMD.FRE and P#CMD.FR
 171                  * are all cleared, the Port is in an idle state.
 172                  */
 173                 if (tmp & (SATA_PORT_CMD_CR | SATA_PORT_CMD_FR |
 174                         SATA_PORT_CMD_FRE | SATA_PORT_CMD_ST)) {
 175
 176                         /*
 177                          * System software places a Port into the idle state by
 178                          * clearing P#CMD.ST and waiting for P#CMD.CR to return
 179                          * 0 when read.
 180                          */
 181                         tmp &= ~SATA_PORT_CMD_ST;
 182                         writel_with_flush(tmp, &port_mmio->cmd);
 183
 184                         /*
 185                          * spec says 500 msecs for each bit, so
 186                          * this is slightly incorrect.
 187                          */
 188                         mdelay(500);
 189
 190                         timeout = 1000;
 191                         while ((readl(&port_mmio->cmd) & SATA_PORT_CMD_CR)
 192                                 && --timeout)
 193                                 ;
 194
 195                         if (timeout <= 0) {
 196                                 debug("port reset failed (0x%x)\n", tmp);
 197                                 return -1;
 198                         }
 199                 }
 200
 201                 /* Spin-up device */
 202                 tmp = readl(&port_mmio->cmd);
 203                 writel((tmp | SATA_PORT_CMD_SUD), &port_mmio->cmd);
 204
 205                 /* Wait for spin-up to finish */
 206                 timeout = 1000;
 207                 while (!(readl(&port_mmio->cmd) | SATA_PORT_CMD_SUD)
 208                         && --timeout)
 209                         ;
 210                 if (timeout <= 0) {
 211                         debug("Spin-Up can't finish!\n");
 212                         return -1;
 213                 }
 214
 215                 for (j = 0; j < 100; ++j) {
 216                         mdelay(10);
 217                         tmp = readl(&port_mmio->ssts);
 218                         if (((tmp & SATA_PORT_SSTS_DET_MASK) == 0x3) ||
 219                                 ((tmp & SATA_PORT_SSTS_DET_MASK) == 0x1))
 220                                 break;
 221                 }
 222
 223                 /* Wait for COMINIT bit 26 (DIAG_X) in SERR */
 224                 timeout = 1000;
 225                 while (!(readl(&port_mmio->serr) | SATA_PORT_SERR_DIAG_X)
 226                         && --timeout)
 227                         ;
 228                 if (timeout <= 0) {
 229                         debug("Can't find DIAG_X set!\n");
 230                         return -1;
 231                 }
 232
 233                 /*
 234                  * For each implemented Port, clear the P#SERR
 235                  * register, by writing ones to each implemented\
 236                  * bit location.
 237                  */
 238                 tmp = readl(&port_mmio->serr);
 239                 debug("P#SERR 0x%x\n",
 240                                 tmp);
 241                 writel(tmp, &port_mmio->serr);
 242
 243                 /* Ack any pending irq events for this port */
 244                 tmp = readl(&host_mmio->is);
 245                 debug("IS 0x%x\n", tmp);
 246                 if (tmp)
 247                         writel(tmp, &host_mmio->is);
 248
 249                 writel(1 << i, &host_mmio->is);
 250
 251                 /* set irq mask (enables interrupts) */
 252                 writel(DEF_PORT_IRQ, &port_mmio->ie);
 253
 254                 /* register linkup ports */
 255                 tmp = readl(&port_mmio->ssts);
 256                 debug("Port %d status: 0x%x\n", i, tmp);
 257                 if ((tmp & SATA_PORT_SSTS_DET_MASK) == 0x03)
 258                         uc_priv->link_port_map |= (0x01 << i);
 259         }
 260
 261         tmp = readl(&host_mmio->ghc);
 262         debug("GHC 0x%x\n", tmp);
 263         writel(tmp | SATA_HOST_GHC_IE, &host_mmio->ghc);
 264         tmp = readl(&host_mmio->ghc);
 265         debug("GHC 0x%x\n", tmp);
 266
 267         return 0;
 268 }
 269
 270 static void ahci_print_info(struct ahci_uc_priv *uc_priv)
 271 {
 272         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 273         u32 vers, cap, impl, speed;
 274         const char *speed_s;
 275         const char *scc_s;
 276
 277         vers = readl(&host_mmio->vs);
 278         cap = uc_priv->cap;
 279         impl = uc_priv->port_map;
 280
 281         speed = (cap & SATA_HOST_CAP_ISS_MASK)
 282                 >> SATA_HOST_CAP_ISS_OFFSET;
 283         if (speed == 1)
 284                 speed_s = "1.5";
 285         else if (speed == 2)
 286                 speed_s = "3";
 287         else
 288                 speed_s = "?";
 289
 290         scc_s = "SATA";
 291
 292         printf("AHCI %02x%02x.%02x%02x "
 293                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n",
 294                 (vers >> 24) & 0xff,
 295                 (vers >> 16) & 0xff,
 296                 (vers >> 8) & 0xff,
 297                 vers & 0xff,
 298                 ((cap >> 8) & 0x1f) + 1,
 299                 (cap & 0x1f) + 1,
 300                 speed_s,
 301                 impl,
 302                 scc_s);
 303
 304         printf("flags: "
 305                 "%s%s%s%s%s%s"
 306                 "%s%s%s%s%s%s%s\n",
 307                 cap & (1 << 31) ? "64bit " : "",
 308                 cap & (1 << 30) ? "ncq " : "",
 309                 cap & (1 << 28) ? "ilck " : "",
 310                 cap & (1 << 27) ? "stag " : "",
 311                 cap & (1 << 26) ? "pm " : "",
 312                 cap & (1 << 25) ? "led " : "",
 313                 cap & (1 << 24) ? "clo " : "",
 314                 cap & (1 << 19) ? "nz " : "",
 315                 cap & (1 << 18) ? "only " : "",
 316                 cap & (1 << 17) ? "pmp " : "",
 317                 cap & (1 << 15) ? "pio " : "",
 318                 cap & (1 << 14) ? "slum " : "",
 319                 cap & (1 << 13) ? "part " : "");
 320 }
 321
 322 static int ahci_fill_sg(struct ahci_uc_priv *uc_priv, u8 port,
 323                         unsigned char *buf, int buf_len)
 324 {
 325         struct ahci_ioports *pp = &uc_priv->port[port];
 326         struct ahci_sg *ahci_sg = pp->cmd_tbl_sg;
 327         u32 sg_count, max_bytes;
 328         int i;
 329
 330         max_bytes = MAX_DATA_BYTES_PER_SG;
 331         sg_count = ((buf_len - 1) / max_bytes) + 1;
 332         if (sg_count > AHCI_MAX_SG) {
 333                 printf("Error:Too much sg!\n");
 334                 return -1;
 335         }
 336
 337         for (i = 0; i < sg_count; i++) {
 338                 ahci_sg->addr =
 339                         cpu_to_le32((u32)buf + i * max_bytes);
 340                 ahci_sg->addr_hi = 0;
 341                 ahci_sg->flags_size = cpu_to_le32(0x3fffff &
 342                                         (buf_len < max_bytes
 343                                         ? (buf_len - 1)
 344                                         : (max_bytes - 1)));
 345                 ahci_sg++;
 346                 buf_len -= max_bytes;
 347         }
 348
 349         return sg_count;
 350 }
 351
 352 static void ahci_fill_cmd_slot(struct ahci_ioports *pp, u32 cmd_slot, u32 opts)
 353 {
 354         struct ahci_cmd_hdr *cmd_hdr = (struct ahci_cmd_hdr *)(pp->cmd_slot +
 355                                         AHCI_CMD_SLOT_SZ * cmd_slot);
 356
 357         memset(cmd_hdr, 0, AHCI_CMD_SLOT_SZ);
 358         cmd_hdr->opts = cpu_to_le32(opts);
 359         cmd_hdr->status = 0;
 360         pp->cmd_slot->tbl_addr = cpu_to_le32((u32)pp->cmd_tbl & 0xffffffff);
 361 #ifdef CONFIG_PHYS_64BIT
 362         pp->cmd_slot->tbl_addr_hi =
 363             cpu_to_le32((u32)(((pp->cmd_tbl) >> 16) >> 16));
 364 #endif
 365 }
 366
 367 #define AHCI_GET_CMD_SLOT(c) ((c) ? ffs(c) : 0)
 368
 369 static int ahci_exec_ata_cmd(struct ahci_uc_priv *uc_priv, u8 port,
 370                              struct sata_fis_h2d *cfis, u8 *buf, u32 buf_len,
 371                              s32 is_write)
 372 {
 373         struct ahci_ioports *pp = &uc_priv->port[port];
 374         struct sata_port_regs *port_mmio = pp->port_mmio;
 375         u32 opts;
 376         int sg_count = 0, cmd_slot = 0;
 377
 378         cmd_slot = AHCI_GET_CMD_SLOT(readl(&port_mmio->ci));
 379         if (32 == cmd_slot) {
 380                 printf("Can't find empty command slot!\n");
 381                 return 0;
 382         }
 383
 384         /* Check xfer length */
 385         if (buf_len > MAX_BYTES_PER_TRANS) {
 386                 printf("Max transfer length is %dB\n\r",
 387                         MAX_BYTES_PER_TRANS);
 388                 return 0;
 389         }
 390
 391         memcpy((u8 *)(pp->cmd_tbl), cfis, sizeof(struct sata_fis_h2d));
 392         if (buf && buf_len)
 393                 sg_count = ahci_fill_sg(uc_priv, port, buf, buf_len);
 394         opts = (sizeof(struct sata_fis_h2d) >> 2) | (sg_count << 16);
 395         if (is_write) {
 396                 opts |= 0x40;
 397                 flush_cache((ulong)buf, buf_len);
 398         }
 399         ahci_fill_cmd_slot(pp, cmd_slot, opts);
 400
 401         flush_cache((int)(pp->cmd_slot), AHCI_PORT_PRIV_DMA_SZ);
 402         writel_with_flush(1 << cmd_slot, &port_mmio->ci);
 403
 404         if (waiting_for_cmd_completed((u8 *)&port_mmio->ci, 10000,
 405                                       0x1 << cmd_slot)) {
 406                 printf("timeout exit!\n");
 407                 return -1;
 408         }
 409         invalidate_dcache_range((int)(pp->cmd_slot),
 410                                 (int)(pp->cmd_slot)+AHCI_PORT_PRIV_DMA_SZ);
 411         debug("ahci_exec_ata_cmd: %d byte transferred.\n",
 412               pp->cmd_slot->status);
 413         if (!is_write)
 414                 invalidate_dcache_range((ulong)buf, (ulong)buf+buf_len);
 415
 416         return buf_len;
 417 }
 418
 419 static void ahci_set_feature(struct ahci_uc_priv *uc_priv, u8 port)
 420 {
 421         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 422         struct sata_fis_h2d *cfis = &h2d;
 423
 424         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 425         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 426         cfis->pm_port_c = 1 << 7;
 427         cfis->command = ATA_CMD_SET_FEATURES;
 428         cfis->features = SETFEATURES_XFER;
 429         cfis->sector_count = ffs(uc_priv->udma_mask + 1) + 0x3e;
 430
 431         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, READ_CMD);
 432 }
 433
 434 static int ahci_port_start(struct ahci_uc_priv *uc_priv, u8 port)
 435 {
 436         struct ahci_ioports *pp = &uc_priv->port[port];
 437         struct sata_port_regs *port_mmio = pp->port_mmio;
 438         u32 port_status;
 439         u32 mem;
 440         int timeout = 10000000;
 441
 442         debug("Enter start port: %d\n", port);
 443         port_status = readl(&port_mmio->ssts);
 444         debug("Port %d status: %x\n", port, port_status);
 445         if ((port_status & 0xf) != 0x03) {
 446                 printf("No Link on this port!\n");
 447                 return -1;
 448         }
 449
 450         mem = (u32)malloc(AHCI_PORT_PRIV_DMA_SZ + 1024);
 451         if (!mem) {
 452                 free(pp);
 453                 printf("No mem for table!\n");
 454                 return -ENOMEM;
 455         }
 456
 457         mem = (mem + 0x400) & (~0x3ff); /* Aligned to 1024-bytes */
 458         memset((u8 *)mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 459
 460         /*
 461          * First item in chunk of DMA memory: 32-slot command table,
 462          * 32 bytes each in size
 463          */
 464         pp->cmd_slot = (struct ahci_cmd_hdr *)mem;
 465         debug("cmd_slot = 0x%x\n", (unsigned int) pp->cmd_slot);
 466         mem += (AHCI_CMD_SLOT_SZ * DWC_AHSATA_MAX_CMD_SLOTS);
 467
 468         /*
 469          * Second item: Received-FIS area, 256-Byte aligned
 470          */
 471         pp->rx_fis = mem;
 472         mem += AHCI_RX_FIS_SZ;
 473
 474         /*
 475          * Third item: data area for storing a single command
 476          * and its scatter-gather table
 477          */
 478         pp->cmd_tbl = mem;
 479         debug("cmd_tbl_dma = 0x%lx\n", pp->cmd_tbl);
 480
 481         mem += AHCI_CMD_TBL_HDR;
 482
 483         writel_with_flush(0x00004444, &port_mmio->dmacr);
 484         pp->cmd_tbl_sg = (struct ahci_sg *)mem;
 485         writel_with_flush((u32)pp->cmd_slot, &port_mmio->clb);
 486         writel_with_flush(pp->rx_fis, &port_mmio->fb);
 487
 488         /* Enable FRE */
 489         writel_with_flush((SATA_PORT_CMD_FRE | readl(&port_mmio->cmd)),
 490                           &port_mmio->cmd);
 491
 492         /* Wait device ready */
 493         while ((readl(&port_mmio->tfd) & (SATA_PORT_TFD_STS_ERR |
 494                 SATA_PORT_TFD_STS_DRQ | SATA_PORT_TFD_STS_BSY))
 495                 && --timeout)
 496                 ;
 497         if (timeout <= 0) {
 498                 debug("Device not ready for BSY, DRQ and"
 499                         "ERR in TFD!\n");
 500                 return -1;
 501         }
 502
 503         writel_with_flush(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 504                           PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 505                           PORT_CMD_START, &port_mmio->cmd);
 506
 507         debug("Exit start port %d\n", port);
 508
 509         return 0;
 510 }
 511
 512 static void dwc_ahsata_print_info(struct blk_desc *pdev)
 513 {
 514         printf("SATA Device Info:\n\r");
 515         printf("S/N: %s\n\rProduct model number: %s\n\r"
 516                 "Firmware version: %s\n\rCapacity: " LBAFU " sectors\n\r",
 517                 pdev->product, pdev->vendor, pdev->revision, pdev->lba);
 518 }
 519
 520 static void dwc_ahsata_identify(struct ahci_uc_priv *uc_priv, u16 *id)
 521 {
 522         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 523         struct sata_fis_h2d *cfis = &h2d;
 524         u8 port = uc_priv->hard_port_no;
 525
 526         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 527
 528         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 529         cfis->pm_port_c = 0x80; /* is command */
 530         cfis->command = ATA_CMD_ID_ATA;
 531
 532         ahci_exec_ata_cmd(uc_priv, port, cfis, (u8 *)id, ATA_ID_WORDS * 2,
 533                           READ_CMD);
 534         ata_swap_buf_le16(id, ATA_ID_WORDS);
 535 }
 536
 537 static void dwc_ahsata_xfer_mode(struct ahci_uc_priv *uc_priv, u16 *id)
 538 {
 539         uc_priv->pio_mask = id[ATA_ID_PIO_MODES];
 540         uc_priv->udma_mask = id[ATA_ID_UDMA_MODES];
 541         debug("pio %04x, udma %04x\n\r", uc_priv->pio_mask, uc_priv->udma_mask);
 542 }
 543
 544 static u32 dwc_ahsata_rw_cmd(struct ahci_uc_priv *uc_priv, u32 start,
 545                              u32 blkcnt, u8 *buffer, int is_write)
 546 {
 547         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 548         struct sata_fis_h2d *cfis = &h2d;
 549         u8 port = uc_priv->hard_port_no;
 550         u32 block;
 551
 552         block = start;
 553
 554         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 555
 556         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 557         cfis->pm_port_c = 0x80; /* is command */
 558         cfis->command = (is_write) ? ATA_CMD_WRITE : ATA_CMD_READ;
 559         cfis->device = ATA_LBA;
 560
 561         cfis->device |= (block >> 24) & 0xf;
 562         cfis->lba_high = (block >> 16) & 0xff;
 563         cfis->lba_mid = (block >> 8) & 0xff;
 564         cfis->lba_low = block & 0xff;
 565         cfis->sector_count = (u8)(blkcnt & 0xff);
 566
 567         if (ahci_exec_ata_cmd(uc_priv, port, cfis, buffer,
 568                               ATA_SECT_SIZE * blkcnt, is_write) > 0)
 569                 return blkcnt;
 570         else
 571                 return 0;
 572 }
 573
 574 static void dwc_ahsata_flush_cache(struct ahci_uc_priv *uc_priv)
 575 {
 576         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 577         struct sata_fis_h2d *cfis = &h2d;
 578         u8 port = uc_priv->hard_port_no;
 579
 580         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 581
 582         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 583         cfis->pm_port_c = 0x80; /* is command */
 584         cfis->command = ATA_CMD_FLUSH;
 585
 586         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, 0);
 587 }
 588
 589 static u32 dwc_ahsata_rw_cmd_ext(struct ahci_uc_priv *uc_priv, u32 start,
 590                                  lbaint_t blkcnt, u8 *buffer, int is_write)
 591 {
 592         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 593         struct sata_fis_h2d *cfis = &h2d;
 594         u8 port = uc_priv->hard_port_no;
 595         u64 block;
 596
 597         block = (u64)start;
 598
 599         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 600
 601         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 602         cfis->pm_port_c = 0x80; /* is command */
 603
 604         cfis->command = (is_write) ? ATA_CMD_WRITE_EXT
 605                                  : ATA_CMD_READ_EXT;
 606
 607         cfis->lba_high_exp = (block >> 40) & 0xff;
 608         cfis->lba_mid_exp = (block >> 32) & 0xff;
 609         cfis->lba_low_exp = (block >> 24) & 0xff;
 610         cfis->lba_high = (block >> 16) & 0xff;
 611         cfis->lba_mid = (block >> 8) & 0xff;
 612         cfis->lba_low = block & 0xff;
 613         cfis->device = ATA_LBA;
 614         cfis->sector_count_exp = (blkcnt >> 8) & 0xff;
 615         cfis->sector_count = blkcnt & 0xff;
 616
 617         if (ahci_exec_ata_cmd(uc_priv, port, cfis, buffer,
 618                               ATA_SECT_SIZE * blkcnt, is_write) > 0)
 619                 return blkcnt;
 620         else
 621                 return 0;
 622 }
 623
 624 static void dwc_ahsata_flush_cache_ext(struct ahci_uc_priv *uc_priv)
 625 {
 626         struct sata_fis_h2d h2d __aligned(ARCH_DMA_MINALIGN);
 627         struct sata_fis_h2d *cfis = &h2d;
 628         u8 port = uc_priv->hard_port_no;
 629
 630         memset(cfis, 0, sizeof(struct sata_fis_h2d));
 631
 632         cfis->fis_type = SATA_FIS_TYPE_REGISTER_H2D;
 633         cfis->pm_port_c = 0x80; /* is command */
 634         cfis->command = ATA_CMD_FLUSH_EXT;
 635
 636         ahci_exec_ata_cmd(uc_priv, port, cfis, NULL, 0, 0);
 637 }
 638
 639 static void dwc_ahsata_init_wcache(struct ahci_uc_priv *uc_priv, u16 *id)
 640 {
 641         if (ata_id_has_wcache(id) && ata_id_wcache_enabled(id))
 642                 uc_priv->flags |= SATA_FLAG_WCACHE;
 643         if (ata_id_has_flush(id))
 644                 uc_priv->flags |= SATA_FLAG_FLUSH;
 645         if (ata_id_has_flush_ext(id))
 646                 uc_priv->flags |= SATA_FLAG_FLUSH_EXT;
 647 }
 648
 649 static u32 ata_low_level_rw_lba48(struct ahci_uc_priv *uc_priv, u32 blknr,
 650                                   lbaint_t blkcnt, const void *buffer,
 651                                   int is_write)
 652 {
 653         u32 start, blks;
 654         u8 *addr;
 655         int max_blks;
 656
 657         start = blknr;
 658         blks = blkcnt;
 659         addr = (u8 *)buffer;
 660
 661         max_blks = ATA_MAX_SECTORS_LBA48;
 662
 663         do {
 664                 if (blks > max_blks) {
 665                         if (max_blks != dwc_ahsata_rw_cmd_ext(uc_priv, start,
 666                                                               max_blks, addr,
 667                                                               is_write))
 668                                 return 0;
 669                         start += max_blks;
 670                         blks -= max_blks;
 671                         addr += ATA_SECT_SIZE * max_blks;
 672                 } else {
 673                         if (blks != dwc_ahsata_rw_cmd_ext(uc_priv, start, blks,
 674                                                           addr, is_write))
 675                                 return 0;
 676                         start += blks;
 677                         blks = 0;
 678                         addr += ATA_SECT_SIZE * blks;
 679                 }
 680         } while (blks != 0);
 681
 682         return blkcnt;
 683 }
 684
 685 static u32 ata_low_level_rw_lba28(struct ahci_uc_priv *uc_priv, u32 blknr,
 686                                   lbaint_t blkcnt, const void *buffer,
 687                                   int is_write)
 688 {
 689         u32 start, blks;
 690         u8 *addr;
 691         int max_blks;
 692
 693         start = blknr;
 694         blks = blkcnt;
 695         addr = (u8 *)buffer;
 696
 697         max_blks = ATA_MAX_SECTORS;
 698         do {
 699                 if (blks > max_blks) {
 700                         if (max_blks != dwc_ahsata_rw_cmd(uc_priv, start,
 701                                                           max_blks, addr,
 702                                                           is_write))
 703                                 return 0;
 704                         start += max_blks;
 705                         blks -= max_blks;
 706                         addr += ATA_SECT_SIZE * max_blks;
 707                 } else {
 708                         if (blks != dwc_ahsata_rw_cmd(uc_priv, start, blks,
 709                                                       addr, is_write))
 710                                 return 0;
 711                         start += blks;
 712                         blks = 0;
 713                         addr += ATA_SECT_SIZE * blks;
 714                 }
 715         } while (blks != 0);
 716
 717         return blkcnt;
 718 }
 719
 720 static int dwc_ahci_start_ports(struct ahci_uc_priv *uc_priv)
 721 {
 722         u32 linkmap;
 723         int i;
 724
 725         linkmap = uc_priv->link_port_map;
 726
 727         if (0 == linkmap) {
 728                 printf("No port device detected!\n");
 729                 return -ENXIO;
 730         }
 731
 732         for (i = 0; i < uc_priv->n_ports; i++) {
 733                 if ((linkmap >> i) && ((linkmap >> i) & 0x01)) {
 734                         if (ahci_port_start(uc_priv, (u8)i)) {
 735                                 printf("Can not start port %d\n", i);
 736                                 return 1;
 737                         }
 738                         uc_priv->hard_port_no = i;
 739                         break;
 740                 }
 741         }
 742
 743         return 0;
 744 }
 745
 746 static int dwc_ahsata_scan_common(struct ahci_uc_priv *uc_priv,
 747                                   struct blk_desc *pdev)
 748 {
 749         u8 serial[ATA_ID_SERNO_LEN + 1] = { 0 };
 750         u8 firmware[ATA_ID_FW_REV_LEN + 1] = { 0 };
 751         u8 product[ATA_ID_PROD_LEN + 1] = { 0 };
 752         u8 port = uc_priv->hard_port_no;
 753         ALLOC_CACHE_ALIGN_BUFFER(u16, id, ATA_ID_WORDS);
 754
 755         /* Identify device to get information */
 756         dwc_ahsata_identify(uc_priv, id);
 757
 758         /* Serial number */
 759         ata_id_c_string(id, serial, ATA_ID_SERNO, sizeof(serial));
 760         memcpy(pdev->product, serial, sizeof(serial));
 761
 762         /* Firmware version */
 763         ata_id_c_string(id, firmware, ATA_ID_FW_REV, sizeof(firmware));
 764         memcpy(pdev->revision, firmware, sizeof(firmware));
 765
 766         /* Product model */
 767         ata_id_c_string(id, product, ATA_ID_PROD, sizeof(product));
 768         memcpy(pdev->vendor, product, sizeof(product));
 769
 770         /* Total sectors */
 771         pdev->lba = ata_id_n_sectors(id);
 772
 773         pdev->type = DEV_TYPE_HARDDISK;
 774         pdev->blksz = ATA_SECT_SIZE;
 775         pdev->lun = 0;
 776
 777         /* Check if support LBA48 */
 778         if (ata_id_has_lba48(id)) {
 779                 pdev->lba48 = 1;
 780                 debug("Device support LBA48\n\r");
 781         }
 782
 783         /* Get the NCQ queue depth from device */
 784         uc_priv->flags &= (~SATA_FLAG_Q_DEP_MASK);
 785         uc_priv->flags |= ata_id_queue_depth(id);
 786
 787         /* Get the xfer mode from device */
 788         dwc_ahsata_xfer_mode(uc_priv, id);
 789
 790         /* Get the write cache status from device */
 791         dwc_ahsata_init_wcache(uc_priv, id);
 792
 793         /* Set the xfer mode to highest speed */
 794         ahci_set_feature(uc_priv, port);
 795
 796         dwc_ahsata_print_info(pdev);
 797
 798         return 0;
 799 }
 800
 801 /*
 802  * SATA interface between low level driver and command layer
 803  */
 804 static ulong sata_read_common(struct ahci_uc_priv *uc_priv,
 805                               struct blk_desc *desc, ulong blknr,
 806                               lbaint_t blkcnt, void *buffer)
 807 {
 808         u32 rc;
 809
 810         if (desc->lba48)
 811                 rc = ata_low_level_rw_lba48(uc_priv, blknr, blkcnt, buffer,
 812                                             READ_CMD);
 813         else
 814                 rc = ata_low_level_rw_lba28(uc_priv, blknr, blkcnt, buffer,
 815                                             READ_CMD);
 816
 817         return rc;
 818 }
 819
 820 static ulong sata_write_common(struct ahci_uc_priv *uc_priv,
 821                                struct blk_desc *desc, ulong blknr,
 822                                lbaint_t blkcnt, const void *buffer)
 823 {
 824         u32 rc;
 825         u32 flags = uc_priv->flags;
 826
 827         if (desc->lba48) {
 828                 rc = ata_low_level_rw_lba48(uc_priv, blknr, blkcnt, buffer,
 829                                             WRITE_CMD);
 830                 if ((flags & SATA_FLAG_WCACHE) && (flags & SATA_FLAG_FLUSH_EXT))
 831                         dwc_ahsata_flush_cache_ext(uc_priv);
 832         } else {
 833                 rc = ata_low_level_rw_lba28(uc_priv, blknr, blkcnt, buffer,
 834                                             WRITE_CMD);
 835                 if ((flags & SATA_FLAG_WCACHE) && (flags & SATA_FLAG_FLUSH))
 836                         dwc_ahsata_flush_cache(uc_priv);
 837         }
 838
 839         return rc;
 840 }
 841
 842 #if !CONFIG_IS_ENABLED(AHCI)
 843 static int ahci_init_one(int pdev)
 844 {
 845         int rc;
 846         struct ahci_uc_priv *uc_priv = NULL;
 847
 848         uc_priv = malloc(sizeof(struct ahci_uc_priv));
 849         memset(uc_priv, 0, sizeof(struct ahci_uc_priv));
 850         uc_priv->dev = pdev;
 851
 852         uc_priv->host_flags = ATA_FLAG_SATA
 853                                 | ATA_FLAG_NO_LEGACY
 854                                 | ATA_FLAG_MMIO
 855                                 | ATA_FLAG_PIO_DMA
 856                                 | ATA_FLAG_NO_ATAPI;
 857
 858         uc_priv->mmio_base = (void __iomem *)CONFIG_DWC_AHSATA_BASE_ADDR;
 859
 860         /* initialize adapter */
 861         rc = ahci_host_init(uc_priv);
 862         if (rc)
 863                 goto err_out;
 864
 865         ahci_print_info(uc_priv);
 866
 867         /* Save the uc_private struct to block device struct */
 868         sata_dev_desc[pdev].priv = uc_priv;
 869
 870         return 0;
 871
 872 err_out:
 873         return rc;
 874 }
 875
 876 int init_sata(int dev)
 877 {
 878         struct ahci_uc_priv *uc_priv = NULL;
 879
 880 #if defined(CONFIG_MX6)
 881         if (!is_mx6dq() && !is_mx6dqp())
 882                 return 1;
 883 #endif
 884         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1)) {
 885                 printf("The sata index %d is out of ranges\n\r", dev);
 886                 return -1;
 887         }
 888
 889         ahci_init_one(dev);
 890
 891         uc_priv = sata_dev_desc[dev].priv;
 892
 893         return dwc_ahci_start_ports(uc_priv) ? 1 : 0;
 894 }
 895
 896 int reset_sata(int dev)
 897 {
 898         struct ahci_uc_priv *uc_priv;
 899         struct sata_host_regs *host_mmio;
 900
 901         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1)) {
 902                 printf("The sata index %d is out of ranges\n\r", dev);
 903                 return -1;
 904         }
 905
 906         uc_priv = sata_dev_desc[dev].priv;
 907         if (NULL == uc_priv)
 908                 /* not initialized, so nothing to reset */
 909                 return 0;
 910
 911         host_mmio = uc_priv->mmio_base;
 912         setbits_le32(&host_mmio->ghc, SATA_HOST_GHC_HR);
 913         while (readl(&host_mmio->ghc) & SATA_HOST_GHC_HR)
 914                 udelay(100);
 915
 916         return 0;
 917 }
 918
 919 int sata_port_status(int dev, int port)
 920 {
 921         struct sata_port_regs *port_mmio;
 922         struct ahci_uc_priv *uc_priv = NULL;
 923
 924         if (dev < 0 || dev > (CONFIG_SYS_SATA_MAX_DEVICE - 1))
 925                 return -EINVAL;
 926
 927         if (sata_dev_desc[dev].priv == NULL)
 928                 return -ENODEV;
 929
 930         uc_priv = sata_dev_desc[dev].priv;
 931         port_mmio = uc_priv->port[port].port_mmio;
 932
 933         return readl(&port_mmio->ssts) & SATA_PORT_SSTS_DET_MASK;
 934 }
 935
 936 /*
 937  * SATA interface between low level driver and command layer
 938  */
 939 ulong sata_read(int dev, ulong blknr, lbaint_t blkcnt, void *buffer)
 940 {
 941         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 942
 943         return sata_read_common(uc_priv, &sata_dev_desc[dev], blknr, blkcnt,
 944                                 buffer);
 945 }
 946
 947 ulong sata_write(int dev, ulong blknr, lbaint_t blkcnt, const void *buffer)
 948 {
 949         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 950
 951         return sata_write_common(uc_priv, &sata_dev_desc[dev], blknr, blkcnt,
 952                                  buffer);
 953 }
 954
 955 int scan_sata(int dev)
 956 {
 957         struct ahci_uc_priv *uc_priv = sata_dev_desc[dev].priv;
 958         struct blk_desc *pdev = &sata_dev_desc[dev];
 959
 960         return dwc_ahsata_scan_common(uc_priv, pdev);
 961 }
 962 #endif /* CONFIG_IS_ENABLED(AHCI) */
 963
 964 #if CONFIG_IS_ENABLED(AHCI)
 965
 966 int dwc_ahsata_port_status(struct udevice *dev, int port)
 967 {
 968         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
 969         struct sata_port_regs *port_mmio;
 970
 971         port_mmio = uc_priv->port[port].port_mmio;
 972         return readl(&port_mmio->ssts) & SATA_PORT_SSTS_DET_MASK ? 0 : -ENXIO;
 973 }
 974
 975 int dwc_ahsata_bus_reset(struct udevice *dev)
 976 {
 977         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
 978         struct sata_host_regs *host_mmio = uc_priv->mmio_base;
 979
 980         setbits_le32(&host_mmio->ghc, SATA_HOST_GHC_HR);
 981         while (readl(&host_mmio->ghc) & SATA_HOST_GHC_HR)
 982                 udelay(100);
 983
 984         return 0;
 985 }
 986
 987 int dwc_ahsata_scan(struct udevice *dev)
 988 {
 989         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
 990         struct blk_desc *desc;
 991         struct udevice *blk;
 992         int ret;
 993
 994         /*
 995         * Create only one block device and do detection
 996         * to make sure that there won't be a lot of
 997         * block devices created
 998         */
 999         device_find_first_child(dev, &blk);
1000         if (!blk) {
1001                 ret = blk_create_devicef(dev, "dwc_ahsata_blk", "blk",
1002                                          IF_TYPE_SATA, -1, 512, 0, &blk);
1003                 if (ret) {
1004                         debug("Can't create device\n");
1005                         return ret;
1006                 }
1007         }
1008
1009         desc = dev_get_uclass_platdata(blk);
1010         ret = dwc_ahsata_scan_common(uc_priv, desc);
1011         if (ret) {
1012                 debug("%s: Failed to scan bus\n", __func__);
1013                 return ret;
1014         }
1015
1016         return 0;
1017 }
1018
1019 int dwc_ahsata_probe(struct udevice *dev)
1020 {
1021         struct ahci_uc_priv *uc_priv = dev_get_uclass_priv(dev);
1022         int ret;
1023
1024 #if defined(CONFIG_MX6)
1025         setup_sata();
1026 #endif
1027         uc_priv->host_flags = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
1028                         ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA | ATA_FLAG_NO_ATAPI;
1029         uc_priv->mmio_base = (void __iomem *)dev_read_addr(dev);
1030
1031         /* initialize adapter */
1032         ret = ahci_host_init(uc_priv);
1033         if (ret)
1034                 return ret;
1035
1036         ahci_print_info(uc_priv);
1037
1038         return dwc_ahci_start_ports(uc_priv);
1039 }
1040
1041 static ulong dwc_ahsata_read(struct udevice *blk, lbaint_t blknr,
1042                              lbaint_t blkcnt, void *buffer)
1043 {
1044         struct blk_desc *desc = dev_get_uclass_platdata(blk);
1045         struct udevice *dev = dev_get_parent(blk);
1046         struct ahci_uc_priv *uc_priv;
1047
1048         uc_priv = dev_get_uclass_priv(dev);
1049         return sata_read_common(uc_priv, desc, blknr, blkcnt, buffer);
1050 }
1051
1052 static ulong dwc_ahsata_write(struct udevice *blk, lbaint_t blknr,
1053                               lbaint_t blkcnt, const void *buffer)
1054 {
1055         struct blk_desc *desc = dev_get_uclass_platdata(blk);
1056         struct udevice *dev = dev_get_parent(blk);
1057         struct ahci_uc_priv *uc_priv;
1058
1059         uc_priv = dev_get_uclass_priv(dev);
1060         return sata_write_common(uc_priv, desc, blknr, blkcnt, buffer);
1061 }
1062
1063 static const struct blk_ops dwc_ahsata_blk_ops = {
1064         .read   = dwc_ahsata_read,
1065         .write  = dwc_ahsata_write,
1066 };
1067
1068 U_BOOT_DRIVER(dwc_ahsata_blk) = {
1069         .name           = "dwc_ahsata_blk",
1070         .id             = UCLASS_BLK,
1071         .ops            = &dwc_ahsata_blk_ops,
1072 };
1073
1074 #if CONFIG_IS_ENABLED(DWC_AHSATA_AHCI)
1075 struct ahci_ops dwc_ahsata_ahci_ops = {
1076         .port_status = dwc_ahsata_port_status,
1077         .reset       = dwc_ahsata_bus_reset,
1078         .scan        = dwc_ahsata_scan,
1079 };
1080
1081 static const struct udevice_id dwc_ahsata_ahci_ids[] = {
1082         { .compatible = "fsl,imx6q-ahci" },
1083         { }
1084 };
1085
1086 U_BOOT_DRIVER(dwc_ahsata_ahci) = {
1087         .name     = "dwc_ahsata_ahci",
1088         .id       = UCLASS_AHCI,
1089         .of_match = dwc_ahsata_ahci_ids,
1090         .ops      = &dwc_ahsata_ahci_ops,
1091         .probe    = dwc_ahsata_probe,
1092 };
1093 #endif
1094 #endif