cpu/ppc4xx/4xx_pci.c

   1 /*-----------------------------------------------------------------------------+
   2  *
   3  *       This source code has been made available to you by IBM on an AS-IS
   4  *       basis.  Anyone receiving this source is licensed under IBM
   5  *       copyrights to use it in any way he or she deems fit, including
   6  *       copying it, modifying it, compiling it, and redistributing it either
   7  *       with or without modifications.  No license under IBM patents or
   8  *       patent applications is to be implied by the copyright license.
   9  *
  10  *       Any user of this software should understand that IBM cannot provide
  11  *       technical support for this software and will not be responsible for
  12  *       any consequences resulting from the use of this software.
  13  *
  14  *       Any person who transfers this source code or any derivative work
  15  *       must include the IBM copyright notice, this paragraph, and the
  16  *       preceding two paragraphs in the transferred software.
  17  *
  18  *       COPYRIGHT   I B M   CORPORATION 1995
  19  *       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20  *-----------------------------------------------------------------------------*/
  21 /*----------------------------------------------------------------------------+
  22  *
  23  *  File Name:   405gp_pci.c
  24  *
  25  *  Function:    Initialization code for the 405GP PCI Configuration regs.
  26  *
  27  *  Author:      Mark Game
  28  *
  29  *  Change Activity-
  30  *
  31  *  Date        Description of Change                                       BY
  32  *  ---------   ---------------------                                       ---
  33  *  09-Sep-98   Created                                                     MCG
  34  *  02-Nov-98   Removed External arbiter selected message                   JWB
  35  *  27-Nov-98   Zero out PTMBAR2 and disable in PTM2MS                      JWB
  36  *  04-Jan-99   Zero out other unused PMM and PTM regs. Change bus scan     MCG
  37  *              from (0 to n) to (1 to n).
  38  *  17-May-99   Port to Walnut                                              JWB
  39  *  17-Jun-99   Updated for VGA support                                     JWB
  40  *  21-Jun-99   Updated to allow SRAM region to be a target from PCI bus    JWB
  41  *  19-Jul-99   Updated for 405GP pass 1 errata #26 (Low PCI subsequent     MCG
  42  *              target latency timer values are not supported).
  43  *              Should be fixed in pass 2.
  44  *  09-Sep-99   Removed use of PTM2 since the SRAM region no longer needs   JWB
  45  *              to be a PCI target. Zero out PTMBAR2 and disable in PTM2MS.
  46  *  10-Dec-99   Updated PCI_Write_CFG_Reg for pass2 errata #6               JWB
  47  *  11-Jan-00   Ensure PMMxMAs disabled before setting PMMxLAs. This is not
  48  *              really required after a reset since PMMxMAs are already
  49  *              disabled but is a good practice nonetheless.                JWB
  50  *  12-Jun-01   stefan.roese@esd-electronics.com
  51  *              - PCI host/adapter handling reworked
  52  *  09-Jul-01   stefan.roese@esd-electronics.com
  53  *              - PCI host now configures from device 0 (not 1) to max_dev,
  54  *                (host configures itself)
  55  *              - On CPCI-405 pci base address and size is generated from
  56  *                SDRAM and FLASH size (CFG regs not used anymore)
  57  *              - Some minor changes for CPCI-405-A (adapter version)
  58  *  14-Sep-01   stefan.roese@esd-electronics.com
  59  *              - CONFIG_PCI_SCAN_SHOW added to print pci devices upon startup
  60  *  28-Sep-01   stefan.roese@esd-electronics.com
  61  *              - Changed pci master configuration for linux compatibility
  62  *                (no need for bios_fixup() anymore)
  63  *  26-Feb-02   stefan.roese@esd-electronics.com
  64  *              - Bug fixed in pci configuration (Andrew May)
  65  *              - Removed pci class code init for CPCI405 board
  66  *  15-May-02   stefan.roese@esd-electronics.com
  67  *              - New vga device handling
  68  *  29-May-02   stefan.roese@esd-electronics.com
  69  *              - PCI class code init added (if defined)
  70  *----------------------------------------------------------------------------*/
  71
  72 #include <common.h>
  73 #include <command.h>
  74 #if !defined(CONFIG_440)
  75 #include <asm/4xx_pci.h>
  76 #endif
  77 #include <asm/processor.h>
  78 #include <pci.h>
  79
  80 #ifdef CONFIG_PCI
  81
  82 DECLARE_GLOBAL_DATA_PTR;
  83
  84 /*
  85  * Board-specific pci initialization
  86  * Platform code can reimplement pci_pre_init() if needed
  87  */
  88 int __pci_pre_init(struct pci_controller *hose)
  89 {
  90 #if defined (CONFIG_405EP)
  91         /*
  92          * Enable the internal PCI arbiter by default.
  93          *
  94          * On 405EP CPUs the internal arbiter can be controlled
  95          * by the I2C strapping EEPROM. If you want to do so
  96          * or if you want to disable the arbiter pci_pre_init()
  97          * must be reimplemented without enabling the arbiter.
  98          * The arbiter is enabled in this place because of
  99          * compatibility reasons.
 100          */
 101         mtdcr(cpc0_pci, mfdcr(cpc0_pci) | CPC0_PCI_ARBIT_EN);
 102 #endif /* CONFIG_405EP */
 103
 104         return 1;
 105 }
 106 int pci_pre_init(struct pci_controller *hose) __attribute__((weak, alias("__pci_pre_init")));
 107
 108 #if defined(CONFIG_405GP) || defined(CONFIG_405EP)
 109
 110 #if defined(CONFIG_PMC405)
 111 ushort pmc405_pci_subsys_deviceid(void);
 112 #endif
 113
 114 /*#define DEBUG*/
 115
 116 int __is_pci_host(struct pci_controller *hose)
 117 {
 118 #if defined(CONFIG_405GP)
 119         if (mfdcr(strap) & PSR_PCI_ARBIT_EN)
 120                 return 1;
 121 #elif defined (CONFIG_405EP)
 122         if (mfdcr(cpc0_pci) & CPC0_PCI_ARBIT_EN)
 123                 return 1;
 124 #endif
 125         return 0;
 126 }
 127 int is_pci_host(struct pci_controller *hose) __attribute__((weak, alias("__is_pci_host")));
 128
 129 /*-----------------------------------------------------------------------------+
 130  * pci_init.  Initializes the 405GP PCI Configuration regs.
 131  *-----------------------------------------------------------------------------*/
 132 void pci_405gp_init(struct pci_controller *hose)
 133 {
 134         int i, reg_num = 0;
 135         bd_t *bd = gd->bd;
 136
 137         unsigned short temp_short;
 138         unsigned long ptmpcila[2] = {CONFIG_SYS_PCI_PTM1PCI, CONFIG_SYS_PCI_PTM2PCI};
 139 #if defined(CONFIG_CPCI405) || defined(CONFIG_PMC405)
 140         char *ptmla_str, *ptmms_str;
 141 #endif
 142         unsigned long ptmla[2]    = {CONFIG_SYS_PCI_PTM1LA, CONFIG_SYS_PCI_PTM2LA};
 143         unsigned long ptmms[2]    = {CONFIG_SYS_PCI_PTM1MS, CONFIG_SYS_PCI_PTM2MS};
 144 #if defined(CONFIG_PIP405) || defined (CONFIG_MIP405)
 145         unsigned long pmmla[3]    = {0x80000000, 0xA0000000, 0};
 146         unsigned long pmmma[3]    = {0xE0000001, 0xE0000001, 0};
 147         unsigned long pmmpcila[3] = {0x80000000, 0x00000000, 0};
 148         unsigned long pmmpciha[3] = {0x00000000, 0x00000000, 0};
 149 #else
 150         unsigned long pmmla[3]    = {0x80000000, 0,0};
 151         unsigned long pmmma[3]    = {0xC0000001, 0,0};
 152         unsigned long pmmpcila[3] = {0x80000000, 0,0};
 153         unsigned long pmmpciha[3] = {0x00000000, 0,0};
 154 #endif
 155 #ifdef CONFIG_PCI_PNP
 156 #if (CONFIG_PCI_HOST == PCI_HOST_AUTO)
 157         char *s;
 158 #endif
 159 #endif
 160
 161 #if defined(CONFIG_CPCI405) || defined(CONFIG_PMC405)
 162         ptmla_str = getenv("ptm1la");
 163         ptmms_str = getenv("ptm1ms");
 164         if(NULL != ptmla_str && NULL != ptmms_str ) {
 165                 ptmla[0] = simple_strtoul (ptmla_str, NULL, 16);
 166                 ptmms[0] = simple_strtoul (ptmms_str, NULL, 16);
 167         }
 168
 169         ptmla_str = getenv("ptm2la");
 170         ptmms_str = getenv("ptm2ms");
 171         if(NULL != ptmla_str && NULL != ptmms_str ) {
 172                 ptmla[1] = simple_strtoul (ptmla_str, NULL, 16);
 173                 ptmms[1] = simple_strtoul (ptmms_str, NULL, 16);
 174         }
 175 #endif
 176
 177         /*
 178          * Register the hose
 179          */
 180         hose->first_busno = 0;
 181         hose->last_busno = 0xff;
 182
 183         /* ISA/PCI I/O space */
 184         pci_set_region(hose->regions + reg_num++,
 185                        MIN_PCI_PCI_IOADDR,
 186                        MIN_PLB_PCI_IOADDR,
 187                        0x10000,
 188                        PCI_REGION_IO);
 189
 190         /* PCI I/O space */
 191         pci_set_region(hose->regions + reg_num++,
 192                        0x00800000,
 193                        0xe8800000,
 194                        0x03800000,
 195                        PCI_REGION_IO);
 196
 197         reg_num = 2;
 198
 199         /* Memory spaces */
 200         for (i=0; i<2; i++)
 201                 if (ptmms[i] & 1)
 202                 {
 203                         if (!i) hose->pci_fb = hose->regions + reg_num;
 204
 205                         pci_set_region(hose->regions + reg_num++,
 206                                        ptmpcila[i], ptmla[i],
 207                                        ~(ptmms[i] & 0xfffff000) + 1,
 208                                        PCI_REGION_MEM |
 209                                        PCI_REGION_SYS_MEMORY);
 210                 }
 211
 212         /* PCI memory spaces */
 213         for (i=0; i<3; i++)
 214                 if (pmmma[i] & 1)
 215                 {
 216                         pci_set_region(hose->regions + reg_num++,
 217                                        pmmpcila[i], pmmla[i],
 218                                        ~(pmmma[i] & 0xfffff000) + 1,
 219                                        PCI_REGION_MEM);
 220                 }
 221
 222         hose->region_count = reg_num;
 223
 224         pci_setup_indirect(hose,
 225                            PCICFGADR,
 226                            PCICFGDATA);
 227
 228         if (hose->pci_fb)
 229                 pciauto_region_init(hose->pci_fb);
 230
 231         /* Let board change/modify hose & do initial checks */
 232         if (pci_pre_init (hose) == 0) {
 233                 printf("PCI: Board-specific initialization failed.\n");
 234                 printf("PCI: Configuration aborted.\n");
 235                 return;
 236         }
 237
 238         pci_register_hose(hose);
 239
 240         /*--------------------------------------------------------------------------+
 241          * 405GP PCI Master configuration.
 242          * Map one 512 MB range of PLB/processor addresses to PCI memory space.
 243          * PLB address 0x80000000-0xBFFFFFFF ==> PCI address 0x80000000-0xBFFFFFFF
 244          * Use byte reversed out routines to handle endianess.
 245          *--------------------------------------------------------------------------*/
 246         out32r(PMM0MA,    (pmmma[0]&~0x1)); /* disable, configure PMMxLA, PMMxPCILA first */
 247         out32r(PMM0LA,    pmmla[0]);
 248         out32r(PMM0PCILA, pmmpcila[0]);
 249         out32r(PMM0PCIHA, pmmpciha[0]);
 250         out32r(PMM0MA,    pmmma[0]);
 251
 252         /*--------------------------------------------------------------------------+
 253          * PMM1 is not used.  Initialize them to zero.
 254          *--------------------------------------------------------------------------*/
 255         out32r(PMM1MA,    (pmmma[1]&~0x1));
 256         out32r(PMM1LA,    pmmla[1]);
 257         out32r(PMM1PCILA, pmmpcila[1]);
 258         out32r(PMM1PCIHA, pmmpciha[1]);
 259         out32r(PMM1MA,    pmmma[1]);
 260
 261         /*--------------------------------------------------------------------------+
 262          * PMM2 is not used.  Initialize them to zero.
 263          *--------------------------------------------------------------------------*/
 264         out32r(PMM2MA,    (pmmma[2]&~0x1));
 265         out32r(PMM2LA,    pmmla[2]);
 266         out32r(PMM2PCILA, pmmpcila[2]);
 267         out32r(PMM2PCIHA, pmmpciha[2]);
 268         out32r(PMM2MA,    pmmma[2]);
 269
 270         /*--------------------------------------------------------------------------+
 271          * 405GP PCI Target configuration.  (PTM1)
 272          * Note: PTM1MS is hardwire enabled but we set the enable bit anyway.
 273          *--------------------------------------------------------------------------*/
 274         out32r(PTM1LA,    ptmla[0]);         /* insert address                     */
 275         out32r(PTM1MS,    ptmms[0]);         /* insert size, enable bit is 1       */
 276         pci_write_config_dword(PCIDEVID_405GP, PCI_BASE_ADDRESS_1, ptmpcila[0]);
 277
 278         /*--------------------------------------------------------------------------+
 279          * 405GP PCI Target configuration.  (PTM2)
 280          *--------------------------------------------------------------------------*/
 281         out32r(PTM2LA, ptmla[1]);            /* insert address                     */
 282         pci_write_config_dword(PCIDEVID_405GP, PCI_BASE_ADDRESS_2, ptmpcila[1]);
 283
 284         if (ptmms[1] == 0)
 285         {
 286                 out32r(PTM2MS,    0x00000001);   /* set enable bit                     */
 287                 pci_write_config_dword(PCIDEVID_405GP, PCI_BASE_ADDRESS_2, 0x00000000);
 288                 out32r(PTM2MS,    0x00000000);   /* disable                            */
 289         }
 290         else
 291         {
 292                 out32r(PTM2MS, ptmms[1]);        /* insert size, enable bit is 1       */
 293         }
 294
 295         /*
 296          * Insert Subsystem Vendor and Device ID
 297          */
 298         pci_write_config_word(PCIDEVID_405GP, PCI_SUBSYSTEM_VENDOR_ID, CONFIG_SYS_PCI_SUBSYS_VENDORID);
 299 #ifdef CONFIG_CPCI405
 300         if (is_pci_host(hose))
 301                 pci_write_config_word(PCIDEVID_405GP, PCI_SUBSYSTEM_ID, CONFIG_SYS_PCI_SUBSYS_DEVICEID);
 302         else
 303                 pci_write_config_word(PCIDEVID_405GP, PCI_SUBSYSTEM_ID, CONFIG_SYS_PCI_SUBSYS_DEVICEID2);
 304 #else
 305         pci_write_config_word(PCIDEVID_405GP, PCI_SUBSYSTEM_ID, CONFIG_SYS_PCI_SUBSYS_DEVICEID);
 306 #endif
 307
 308         /*
 309          * Insert Class-code
 310          */
 311 #ifdef CONFIG_SYS_PCI_CLASSCODE
 312         pci_write_config_word(PCIDEVID_405GP, PCI_CLASS_SUB_CODE, CONFIG_SYS_PCI_CLASSCODE);
 313 #endif /* CONFIG_SYS_PCI_CLASSCODE */
 314
 315         /*--------------------------------------------------------------------------+
 316          * If PCI speed = 66MHz, set 66MHz capable bit.
 317          *--------------------------------------------------------------------------*/
 318         if (bd->bi_pci_busfreq >= 66000000) {
 319                 pci_read_config_word(PCIDEVID_405GP, PCI_STATUS, &temp_short);
 320                 pci_write_config_word(PCIDEVID_405GP,PCI_STATUS,(temp_short|PCI_STATUS_66MHZ));
 321         }
 322
 323 #if (CONFIG_PCI_HOST != PCI_HOST_ADAPTER)
 324 #if (CONFIG_PCI_HOST == PCI_HOST_AUTO)
 325         if (is_pci_host(hose) ||
 326             (((s = getenv("pciscan")) != NULL) && (strcmp(s, "yes") == 0)))
 327 #endif
 328         {
 329                 /*--------------------------------------------------------------------------+
 330                  * Write the 405GP PCI Configuration regs.
 331                  * Enable 405GP to be a master on the PCI bus (PMM).
 332                  * Enable 405GP to act as a PCI memory target (PTM).
 333                  *--------------------------------------------------------------------------*/
 334                 pci_read_config_word(PCIDEVID_405GP, PCI_COMMAND, &temp_short);
 335                 pci_write_config_word(PCIDEVID_405GP, PCI_COMMAND, temp_short |
 336                                       PCI_COMMAND_MASTER | PCI_COMMAND_MEMORY);
 337         }
 338 #endif
 339
 340 #if defined(CONFIG_405EP) /* on ppc405ep vendor id is not set */
 341         pci_write_config_word(PCIDEVID_405GP, PCI_VENDOR_ID, 0x1014); /* IBM */
 342 #endif
 343
 344         /*
 345          * Set HCE bit (Host Configuration Enabled)
 346          */
 347         pci_read_config_word(PCIDEVID_405GP, PCIBRDGOPT2, &temp_short);
 348         pci_write_config_word(PCIDEVID_405GP, PCIBRDGOPT2, (temp_short | 0x0001));
 349
 350 #ifdef CONFIG_PCI_PNP
 351         /*--------------------------------------------------------------------------+
 352          * Scan the PCI bus and configure devices found.
 353          *--------------------------------------------------------------------------*/
 354 #if (CONFIG_PCI_HOST == PCI_HOST_AUTO)
 355         if (is_pci_host(hose) ||
 356             (((s = getenv("pciscan")) != NULL) && (strcmp(s, "yes") == 0)))
 357 #endif
 358         {
 359 #ifdef CONFIG_PCI_SCAN_SHOW
 360                 printf("PCI:   Bus Dev VenId DevId Class Int\n");
 361 #endif
 362                 hose->last_busno = pci_hose_scan(hose);
 363         }
 364 #endif  /* CONFIG_PCI_PNP */
 365
 366 }
 367
 368 /*
 369  * drivers/pci/pci.c skips every host bridge but the 405GP since it could
 370  * be set as an Adapter.
 371  *
 372  * I (Andrew May) don't know what we should do here, but I don't want
 373  * the auto setup of a PCI device disabling what is done pci_405gp_init
 374  * as has happened before.
 375  */
 376 void pci_405gp_setup_bridge(struct pci_controller *hose, pci_dev_t dev,
 377                             struct pci_config_table *entry)
 378 {
 379 #ifdef DEBUG
 380         printf("405gp_setup_bridge\n");
 381 #endif
 382 }
 383
 384 /*
 385  *
 386  */
 387
 388 void pci_405gp_fixup_irq(struct pci_controller *hose, pci_dev_t dev)
 389 {
 390         unsigned char int_line = 0xff;
 391
 392         /*
 393          * Write pci interrupt line register (cpci405 specific)
 394          */
 395         switch (PCI_DEV(dev) & 0x03)
 396         {
 397         case 0:
 398                 int_line = 27 + 2;
 399                 break;
 400         case 1:
 401                 int_line = 27 + 3;
 402                 break;
 403         case 2:
 404                 int_line = 27 + 0;
 405                 break;
 406         case 3:
 407                 int_line = 27 + 1;
 408                 break;
 409         }
 410
 411         pci_hose_write_config_byte(hose, dev, PCI_INTERRUPT_LINE, int_line);
 412 }
 413
 414 void pci_405gp_setup_vga(struct pci_controller *hose, pci_dev_t dev,
 415                          struct pci_config_table *entry)
 416 {
 417         unsigned int cmdstat = 0;
 418
 419         pciauto_setup_device(hose, dev, 6, hose->pci_mem, hose->pci_prefetch, hose->pci_io);
 420
 421         /* always enable io space on vga boards */
 422         pci_hose_read_config_dword(hose, dev, PCI_COMMAND, &cmdstat);
 423         cmdstat |= PCI_COMMAND_IO;
 424         pci_hose_write_config_dword(hose, dev, PCI_COMMAND, cmdstat);
 425 }
 426
 427 #if !(defined(CONFIG_PIP405) || defined (CONFIG_MIP405)) && !(defined (CONFIG_SC3))
 428
 429 /*
 430  *As is these functs get called out of flash Not a horrible
 431  *thing, but something to keep in mind. (no statics?)
 432  */
 433 static struct pci_config_table pci_405gp_config_table[] = {
 434 /*if VendID is 0 it terminates the table search (ie Walnut)*/
 435 #ifdef CONFIG_SYS_PCI_SUBSYS_VENDORID
 436         {CONFIG_SYS_PCI_SUBSYS_VENDORID, PCI_ANY_ID, PCI_CLASS_BRIDGE_HOST,
 437          PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, pci_405gp_setup_bridge},
 438 #endif
 439         {PCI_ANY_ID, PCI_ANY_ID, PCI_CLASS_DISPLAY_VGA,
 440          PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, pci_405gp_setup_vga},
 441
 442         {PCI_ANY_ID, PCI_ANY_ID, PCI_CLASS_NOT_DEFINED_VGA,
 443          PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, pci_405gp_setup_vga},
 444
 445         { }
 446 };
 447
 448 static struct pci_controller hose = {
 449         fixup_irq: pci_405gp_fixup_irq,
 450         config_table: pci_405gp_config_table,
 451 };
 452
 453 void pci_init_board(void)
 454 {
 455         /*we want the ptrs to RAM not flash (ie don't use init list)*/
 456         hose.fixup_irq    = pci_405gp_fixup_irq;
 457         hose.config_table = pci_405gp_config_table;
 458         pci_405gp_init(&hose);
 459 }
 460
 461 #endif
 462
 463 #endif /* CONFIG_405GP */
 464
 465 /*-----------------------------------------------------------------------------+
 466  * CONFIG_440
 467  *-----------------------------------------------------------------------------*/
 468 #if defined(CONFIG_440)
 469
 470 static struct pci_controller ppc440_hose = {0};
 471
 472
 473 int pci_440_init (struct pci_controller *hose)
 474 {
 475         int reg_num = 0;
 476
 477 #ifndef CONFIG_DISABLE_PISE_TEST
 478         /*--------------------------------------------------------------------------+
 479          * The PCI initialization sequence enable bit must be set ... if not abort
 480          * pci setup since updating the bit requires chip reset.
 481          *--------------------------------------------------------------------------*/
 482 #if defined(CONFIG_440GX) || defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 483         unsigned long strap;
 484
 485         mfsdr(sdr_sdstp1,strap);
 486         if ((strap & SDR0_SDSTP1_PISE_MASK) == 0) {
 487                 printf("PCI: SDR0_STRP1[PISE] not set.\n");
 488                 printf("PCI: Configuration aborted.\n");
 489                 return -1;
 490         }
 491 #elif defined(CONFIG_440GP)
 492         unsigned long strap;
 493
 494         strap = mfdcr(cpc0_strp1);
 495         if ((strap & CPC0_STRP1_PISE_MASK) == 0) {
 496                 printf("PCI: CPC0_STRP1[PISE] not set.\n");
 497                 printf("PCI: Configuration aborted.\n");
 498                 return -1;
 499         }
 500 #endif
 501 #endif /* CONFIG_DISABLE_PISE_TEST */
 502
 503         /*--------------------------------------------------------------------------+
 504          * PCI controller init
 505          *--------------------------------------------------------------------------*/
 506         hose->first_busno = 0;
 507         hose->last_busno = 0;
 508
 509         /* PCI I/O space */
 510         pci_set_region(hose->regions + reg_num++,
 511                        0x00000000,
 512                        PCIX0_IOBASE,
 513                        0x10000,
 514                        PCI_REGION_IO);
 515
 516         /* PCI memory space */
 517         pci_set_region(hose->regions + reg_num++,
 518                        CONFIG_SYS_PCI_TARGBASE,
 519                        CONFIG_SYS_PCI_MEMBASE,
 520 #ifdef CONFIG_SYS_PCI_MEMSIZE
 521                        CONFIG_SYS_PCI_MEMSIZE,
 522 #else
 523                        0x10000000,
 524 #endif
 525                        PCI_REGION_MEM );
 526
 527 #if defined(CONFIG_PCI_SYS_MEM_BUS) && defined(CONFIG_PCI_SYS_MEM_PHYS) && \
 528         defined(CONFIG_PCI_SYS_MEM_SIZE)
 529         /* System memory space */
 530         pci_set_region(hose->regions + reg_num++,
 531                        CONFIG_PCI_SYS_MEM_BUS,
 532                        CONFIG_PCI_SYS_MEM_PHYS,
 533                        CONFIG_PCI_SYS_MEM_SIZE,
 534                        PCI_REGION_MEM | PCI_REGION_SYS_MEMORY );
 535 #endif
 536
 537         hose->region_count = reg_num;
 538
 539         pci_setup_indirect(hose, PCIX0_CFGADR, PCIX0_CFGDATA);
 540
 541         /* Let board change/modify hose & do initial checks */
 542         if (pci_pre_init (hose) == 0) {
 543                 printf("PCI: Board-specific initialization failed.\n");
 544                 printf("PCI: Configuration aborted.\n");
 545                 return -1;
 546         }
 547
 548         pci_register_hose( hose );
 549
 550         /*--------------------------------------------------------------------------+
 551          * PCI target init
 552          *--------------------------------------------------------------------------*/
 553 #if defined(CONFIG_SYS_PCI_TARGET_INIT)
 554         pci_target_init(hose);                /* Let board setup pci target */
 555 #else
 556         out16r( PCIX0_SBSYSVID, CONFIG_SYS_PCI_SUBSYS_VENDORID );
 557         out16r( PCIX0_SBSYSID, CONFIG_SYS_PCI_SUBSYS_ID );
 558         out16r( PCIX0_CLS, 0x00060000 ); /* Bridge, host bridge */
 559 #endif
 560
 561 #if defined(CONFIG_440GX) || defined(CONFIG_440SPE) || \
 562     defined(CONFIG_460EX) || defined(CONFIG_460GT)
 563         out32r( PCIX0_BRDGOPT1, 0x04000060 );               /* PLB Rq pri highest   */
 564         out32r( PCIX0_BRDGOPT2, in32(PCIX0_BRDGOPT2) | 0x83 ); /* Enable host config, clear Timeout, ensure int src1  */
 565 #elif defined(PCIX0_BRDGOPT1)
 566         out32r( PCIX0_BRDGOPT1, 0x10000060 );               /* PLB Rq pri highest   */
 567         out32r( PCIX0_BRDGOPT2, in32(PCIX0_BRDGOPT2) | 1 ); /* Enable host config   */
 568 #endif
 569
 570         /*--------------------------------------------------------------------------+
 571          * PCI master init: default is one 256MB region for PCI memory:
 572          * 0x3_00000000 - 0x3_0FFFFFFF  ==> CONFIG_SYS_PCI_MEMBASE
 573          *--------------------------------------------------------------------------*/
 574 #if defined(CONFIG_SYS_PCI_MASTER_INIT)
 575         pci_master_init(hose);          /* Let board setup pci master */
 576 #else
 577         out32r( PCIX0_POM0SA, 0 ); /* disable */
 578         out32r( PCIX0_POM1SA, 0 ); /* disable */
 579         out32r( PCIX0_POM2SA, 0 ); /* disable */
 580 #if defined(CONFIG_440SPE)
 581         out32r( PCIX0_POM0LAL, 0x10000000 );
 582         out32r( PCIX0_POM0LAH, 0x0000000c );
 583 #elif defined(CONFIG_460EX) || defined(CONFIG_460GT)
 584         out32r( PCIX0_POM0LAL, 0x20000000 );
 585         out32r( PCIX0_POM0LAH, 0x0000000c );
 586 #else
 587         out32r( PCIX0_POM0LAL, 0x00000000 );
 588         out32r( PCIX0_POM0LAH, 0x00000003 );
 589 #endif
 590         out32r( PCIX0_POM0PCIAL, CONFIG_SYS_PCI_MEMBASE );
 591         out32r( PCIX0_POM0PCIAH, 0x00000000 );
 592         out32r( PCIX0_POM0SA, 0xf0000001 ); /* 256MB, enabled */
 593         out32r( PCIX0_STS, in32r( PCIX0_STS ) & ~0x0000fff8 );
 594 #endif
 595
 596         /*--------------------------------------------------------------------------+
 597          * PCI host configuration -- we don't make any assumptions here ... the
 598          * _board_must_indicate_ what to do -- there's just too many runtime
 599          * scenarios in environments like cPCI, PPMC, etc. to make a determination
 600          * based on hard-coded values or state of arbiter enable.
 601          *--------------------------------------------------------------------------*/
 602         if (is_pci_host(hose)) {
 603 #ifdef CONFIG_PCI_SCAN_SHOW
 604                 printf("PCI:   Bus Dev VenId DevId Class Int\n");
 605 #endif
 606 #if !defined(CONFIG_440EP) && !defined(CONFIG_440GR) && \
 607     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX)
 608                 out16r( PCIX0_CMD, in16r( PCIX0_CMD ) | PCI_COMMAND_MASTER);
 609 #endif
 610                 hose->last_busno = pci_hose_scan(hose);
 611         }
 612         return hose->last_busno;
 613 }
 614
 615 void pci_init_board(void)
 616 {
 617         int busno;
 618
 619         busno = pci_440_init (&ppc440_hose);
 620 #if (defined(CONFIG_440SPE) || \
 621     defined(CONFIG_460EX) || defined(CONFIG_460GT)) && \
 622     !defined(CONFIG_PCI_DISABLE_PCIE)
 623         pcie_setup_hoses(busno + 1);
 624 #endif
 625 }
 626
 627 #endif /* CONFIG_440 */
 628
 629 #if defined(CONFIG_405EX)
 630 void pci_init_board(void)
 631 {
 632 #ifdef CONFIG_PCI_SCAN_SHOW
 633         printf("PCI:   Bus Dev VenId DevId Class Int\n");
 634 #endif
 635         pcie_setup_hoses(0);
 636 }
 637 #endif /* CONFIG_405EX */
 638
 639 #endif /* CONFIG_PCI */