cpu/mpc85xx/cpu_init.c

   1 /*
   2  * Copyright 2007 Freescale Semiconductor.
   3  *
   4  * (C) Copyright 2003 Motorola Inc.
   5  * Modified by Xianghua Xiao, X.Xiao@motorola.com
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <asm/processor.h>
  32 #include <ioports.h>
  33 #include <asm/io.h>
  34 #include <asm/fsl_law.h>
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 #ifdef CONFIG_QE
  39 extern qe_iop_conf_t qe_iop_conf_tab[];
  40 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  41                                 int open_drain, int assign);
  42 extern void qe_init(uint qe_base);
  43 extern void qe_reset(void);
  44
  45 static void config_qe_ioports(void)
  46 {
  47         u8      port, pin;
  48         int     dir, open_drain, assign;
  49         int     i;
  50
  51         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  52                 port            = qe_iop_conf_tab[i].port;
  53                 pin             = qe_iop_conf_tab[i].pin;
  54                 dir             = qe_iop_conf_tab[i].dir;
  55                 open_drain      = qe_iop_conf_tab[i].open_drain;
  56                 assign          = qe_iop_conf_tab[i].assign;
  57                 qe_config_iopin(port, pin, dir, open_drain, assign);
  58         }
  59 }
  60 #endif
  61
  62 #ifdef CONFIG_CPM2
  63 void config_8560_ioports (volatile ccsr_cpm_t * cpm)
  64 {
  65         int portnum;
  66
  67         for (portnum = 0; portnum < 4; portnum++) {
  68                 uint pmsk = 0,
  69                      ppar = 0,
  70                      psor = 0,
  71                      pdir = 0,
  72                      podr = 0,
  73                      pdat = 0;
  74                 iop_conf_t *iopc = (iop_conf_t *) & iop_conf_tab[portnum][0];
  75                 iop_conf_t *eiopc = iopc + 32;
  76                 uint msk = 1;
  77
  78                 /*
  79                  * NOTE:
  80                  * index 0 refers to pin 31,
  81                  * index 31 refers to pin 0
  82                  */
  83                 while (iopc < eiopc) {
  84                         if (iopc->conf) {
  85                                 pmsk |= msk;
  86                                 if (iopc->ppar)
  87                                         ppar |= msk;
  88                                 if (iopc->psor)
  89                                         psor |= msk;
  90                                 if (iopc->pdir)
  91                                         pdir |= msk;
  92                                 if (iopc->podr)
  93                                         podr |= msk;
  94                                 if (iopc->pdat)
  95                                         pdat |= msk;
  96                         }
  97
  98                         msk <<= 1;
  99                         iopc++;
 100                 }
 101
 102                 if (pmsk != 0) {
 103                         volatile ioport_t *iop = ioport_addr (cpm, portnum);
 104                         uint tpmsk = ~pmsk;
 105
 106                         /*
 107                          * the (somewhat confused) paragraph at the
 108                          * bottom of page 35-5 warns that there might
 109                          * be "unknown behaviour" when programming
 110                          * PSORx and PDIRx, if PPARx = 1, so I
 111                          * decided this meant I had to disable the
 112                          * dedicated function first, and enable it
 113                          * last.
 114                          */
 115                         iop->ppar &= tpmsk;
 116                         iop->psor = (iop->psor & tpmsk) | psor;
 117                         iop->podr = (iop->podr & tpmsk) | podr;
 118                         iop->pdat = (iop->pdat & tpmsk) | pdat;
 119                         iop->pdir = (iop->pdir & tpmsk) | pdir;
 120                         iop->ppar |= ppar;
 121                 }
 122         }
 123 }
 124 #endif
 125
 126 /*
 127  * Breathe some life into the CPU...
 128  *
 129  * Set up the memory map
 130  * initialize a bunch of registers
 131  */
 132
 133 void cpu_init_f (void)
 134 {
 135         volatile ccsr_lbc_t *memctl = (void *)(CFG_MPC85xx_LBC_ADDR);
 136         extern void m8560_cpm_reset (void);
 137
 138         /* Pointer is writable since we allocated a register for it */
 139         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
 140
 141         /* Clear initial global data */
 142         memset ((void *) gd, 0, sizeof (gd_t));
 143
 144 #ifdef CONFIG_FSL_LAW
 145         init_laws();
 146 #endif
 147
 148 #ifdef CONFIG_CPM2
 149         config_8560_ioports((ccsr_cpm_t *)CFG_MPC85xx_CPM_ADDR);
 150 #endif
 151
 152         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 153          * addresses - these have to be modified later when FLASH size
 154          * has been determined
 155          */
 156 #if defined(CFG_OR0_REMAP)
 157         memctl->or0 = CFG_OR0_REMAP;
 158 #endif
 159 #if defined(CFG_OR1_REMAP)
 160         memctl->or1 = CFG_OR1_REMAP;
 161 #endif
 162
 163         /* now restrict to preliminary range */
 164         /* if cs1 is already set via debugger, leave cs0/cs1 alone */
 165         if (! memctl->br1 & 1) {
 166 #if defined(CFG_BR0_PRELIM) && defined(CFG_OR0_PRELIM)
 167                 memctl->br0 = CFG_BR0_PRELIM;
 168                 memctl->or0 = CFG_OR0_PRELIM;
 169 #endif
 170
 171 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
 172                 memctl->or1 = CFG_OR1_PRELIM;
 173                 memctl->br1 = CFG_BR1_PRELIM;
 174 #endif
 175         }
 176
 177 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
 178         memctl->or2 = CFG_OR2_PRELIM;
 179         memctl->br2 = CFG_BR2_PRELIM;
 180 #endif
 181
 182 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
 183         memctl->or3 = CFG_OR3_PRELIM;
 184         memctl->br3 = CFG_BR3_PRELIM;
 185 #endif
 186
 187 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
 188         memctl->or4 = CFG_OR4_PRELIM;
 189         memctl->br4 = CFG_BR4_PRELIM;
 190 #endif
 191
 192 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
 193         memctl->or5 = CFG_OR5_PRELIM;
 194         memctl->br5 = CFG_BR5_PRELIM;
 195 #endif
 196
 197 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
 198         memctl->or6 = CFG_OR6_PRELIM;
 199         memctl->br6 = CFG_BR6_PRELIM;
 200 #endif
 201
 202 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
 203         memctl->or7 = CFG_OR7_PRELIM;
 204         memctl->br7 = CFG_BR7_PRELIM;
 205 #endif
 206
 207 #if defined(CONFIG_CPM2)
 208         m8560_cpm_reset();
 209 #endif
 210 #ifdef CONFIG_QE
 211         /* Config QE ioports */
 212         config_qe_ioports();
 213 #endif
 214
 215 }
 216
 217
 218 /*
 219  * Initialize L2 as cache.
 220  *
 221  * The newer 8548, etc, parts have twice as much cache, but
 222  * use the same bit-encoding as the older 8555, etc, parts.
 223  *
 224  */
 225
 226 int cpu_init_r(void)
 227 {
 228 #ifdef CONFIG_CLEAR_LAW0
 229 #ifdef CONFIG_FSL_LAW
 230         disable_law(0);
 231 #else
 232         volatile ccsr_local_ecm_t *ecm = (void *)(CFG_MPC85xx_ECM_ADDR);
 233
 234         /* clear alternate boot location LAW (used for sdram, or ddr bank) */
 235         ecm->lawar0 = 0;
 236 #endif
 237 #endif
 238
 239 #if defined(CONFIG_L2_CACHE)
 240         volatile ccsr_l2cache_t *l2cache = (void *)CFG_MPC85xx_L2_ADDR;
 241         volatile uint cache_ctl;
 242         uint svr, ver;
 243         uint l2srbar;
 244
 245         svr = get_svr();
 246         ver = SVR_VER(svr);
 247
 248         asm("msync;isync");
 249         cache_ctl = l2cache->l2ctl;
 250
 251         switch (cache_ctl & 0x30000000) {
 252         case 0x20000000:
 253                 if (ver == SVR_8548 || ver == SVR_8548_E ||
 254                     ver == SVR_8544 || ver == SVR_8568_E) {
 255                         printf ("L2 cache 512KB:");
 256                         /* set L2E=1, L2I=1, & L2SRAM=0 */
 257                         cache_ctl = 0xc0000000;
 258                 } else {
 259                         printf ("L2 cache 256KB:");
 260                         /* set L2E=1, L2I=1, & L2BLKSZ=2 (256 Kbyte) */
 261                         cache_ctl = 0xc8000000;
 262                 }
 263                 break;
 264         case 0x10000000:
 265                 printf ("L2 cache 256KB:");
 266                 if (ver == SVR_8544 || ver == SVR_8544_E) {
 267                         cache_ctl = 0xc0000000; /* set L2E=1, L2I=1, & L2SRAM=0 */
 268                 }
 269                 break;
 270         case 0x30000000:
 271         case 0x00000000:
 272         default:
 273                 printf ("L2 cache unknown size (0x%08x)\n", cache_ctl);
 274                 return -1;
 275         }
 276
 277         if (l2cache->l2ctl & 0x80000000) {
 278                 printf(" already enabled.");
 279                 l2srbar = l2cache->l2srbar0;
 280 #ifdef CFG_INIT_L2_ADDR
 281                 if (l2cache->l2ctl & 0x00010000 && l2srbar >= CFG_FLASH_BASE) {
 282                         l2srbar = CFG_INIT_L2_ADDR;
 283                         l2cache->l2srbar0 = l2srbar;
 284                         printf("  Moving to 0x%08x", CFG_INIT_L2_ADDR);
 285                 }
 286 #endif /* CFG_INIT_L2_ADDR */
 287                 puts("\n");
 288         } else {
 289                 asm("msync;isync");
 290                 l2cache->l2ctl = cache_ctl; /* invalidate & enable */
 291                 asm("msync;isync");
 292                 printf(" enabled\n");
 293         }
 294 #else
 295         printf("L2 cache: disabled\n");
 296 #endif
 297 #ifdef CONFIG_QE
 298         uint qe_base = CFG_IMMR + 0x00080000; /* QE immr base */
 299         qe_init(qe_base);
 300         qe_reset();
 301 #endif
 302
 303         return 0;
 304 }