cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <config.h>
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <command.h>
  32 #include <tsec.h>
  33 #include <netdev.h>
  34 #include <fsl_esdhc.h>
  35 #include <asm/cache.h>
  36 #include <asm/io.h>
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 struct cpu_type cpu_type_list [] = {
  41         CPU_TYPE_ENTRY(8533, 8533),
  42         CPU_TYPE_ENTRY(8533, 8533_E),
  43         CPU_TYPE_ENTRY(8536, 8536),
  44         CPU_TYPE_ENTRY(8536, 8536_E),
  45         CPU_TYPE_ENTRY(8540, 8540),
  46         CPU_TYPE_ENTRY(8541, 8541),
  47         CPU_TYPE_ENTRY(8541, 8541_E),
  48         CPU_TYPE_ENTRY(8543, 8543),
  49         CPU_TYPE_ENTRY(8543, 8543_E),
  50         CPU_TYPE_ENTRY(8544, 8544),
  51         CPU_TYPE_ENTRY(8544, 8544_E),
  52         CPU_TYPE_ENTRY(8545, 8545),
  53         CPU_TYPE_ENTRY(8545, 8545_E),
  54         CPU_TYPE_ENTRY(8547, 8547_E),
  55         CPU_TYPE_ENTRY(8548, 8548),
  56         CPU_TYPE_ENTRY(8548, 8548_E),
  57         CPU_TYPE_ENTRY(8555, 8555),
  58         CPU_TYPE_ENTRY(8555, 8555_E),
  59         CPU_TYPE_ENTRY(8560, 8560),
  60         CPU_TYPE_ENTRY(8567, 8567),
  61         CPU_TYPE_ENTRY(8567, 8567_E),
  62         CPU_TYPE_ENTRY(8568, 8568),
  63         CPU_TYPE_ENTRY(8568, 8568_E),
  64         CPU_TYPE_ENTRY(8569, 8569),
  65         CPU_TYPE_ENTRY(8569, 8569_E),
  66         CPU_TYPE_ENTRY(8572, 8572),
  67         CPU_TYPE_ENTRY(8572, 8572_E),
  68         CPU_TYPE_ENTRY(P2020, P2020),
  69         CPU_TYPE_ENTRY(P2020, P2020_E),
  70 };
  71
  72 struct cpu_type *identify_cpu(u32 ver)
  73 {
  74         int i;
  75         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  76                 if (cpu_type_list[i].soc_ver == ver)
  77                         return &cpu_type_list[i];
  78
  79         return NULL;
  80 }
  81
  82 int checkcpu (void)
  83 {
  84         sys_info_t sysinfo;
  85         uint pvr, svr;
  86         uint fam;
  87         uint ver;
  88         uint major, minor;
  89         struct cpu_type *cpu;
  90         char buf1[32], buf2[32];
  91 #ifdef CONFIG_DDR_CLK_FREQ
  92         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  93         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  94                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  95 #else
  96         u32 ddr_ratio = 0;
  97 #endif
  98         int i;
  99
 100         svr = get_svr();
 101         ver = SVR_SOC_VER(svr);
 102         major = SVR_MAJ(svr);
 103 #ifdef CONFIG_MPC8536
 104         major &= 0x7; /* the msb of this nibble is a mfg code */
 105 #endif
 106         minor = SVR_MIN(svr);
 107
 108 #if (CONFIG_NUM_CPUS > 1)
 109         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 110         printf("CPU%d:  ", pic->whoami);
 111 #else
 112         puts("CPU:   ");
 113 #endif
 114
 115         cpu = identify_cpu(ver);
 116         if (cpu) {
 117                 puts(cpu->name);
 118
 119                 if (IS_E_PROCESSOR(svr))
 120                         puts("E");
 121         } else {
 122                 puts("Unknown");
 123         }
 124
 125         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 126
 127         pvr = get_pvr();
 128         fam = PVR_FAM(pvr);
 129         ver = PVR_VER(pvr);
 130         major = PVR_MAJ(pvr);
 131         minor = PVR_MIN(pvr);
 132
 133         printf("Core:  ");
 134         switch (fam) {
 135         case PVR_FAM(PVR_85xx):
 136             puts("E500");
 137             break;
 138         default:
 139             puts("Unknown");
 140             break;
 141         }
 142
 143         if (PVR_MEM(pvr) == 0x03)
 144                 puts("MC");
 145
 146         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 147
 148         get_sys_info(&sysinfo);
 149
 150         puts("Clock Configuration:");
 151         for (i = 0; i < CONFIG_NUM_CPUS; i++) {
 152                 if (!(i & 3))
 153                         printf ("\n       ");
 154                 printf("CPU%d:%-4s MHz, ",
 155                                 i,strmhz(buf1, sysinfo.freqProcessor[i]));
 156         }
 157         printf("\n       CCB:%-4s MHz,\n", strmhz(buf1, sysinfo.freqSystemBus));
 158
 159         switch (ddr_ratio) {
 160         case 0x0:
 161                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 162                         strmhz(buf1, sysinfo.freqDDRBus/2),
 163                         strmhz(buf2, sysinfo.freqDDRBus));
 164                 break;
 165         case 0x7:
 166                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Synchronous), ",
 167                         strmhz(buf1, sysinfo.freqDDRBus/2),
 168                         strmhz(buf2, sysinfo.freqDDRBus));
 169                 break;
 170         default:
 171                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Asynchronous), ",
 172                         strmhz(buf1, sysinfo.freqDDRBus/2),
 173                         strmhz(buf2, sysinfo.freqDDRBus));
 174                 break;
 175         }
 176
 177         if (sysinfo.freqLocalBus > LCRR_CLKDIV)
 178                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freqLocalBus));
 179         else
 180                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 181                        sysinfo.freqLocalBus);
 182
 183 #ifdef CONFIG_CPM2
 184         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freqSystemBus));
 185 #endif
 186
 187         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 188
 189         return 0;
 190 }
 191
 192
 193 /* ------------------------------------------------------------------------- */
 194
 195 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 196 {
 197         uint pvr;
 198         uint ver;
 199         unsigned long val, msr;
 200
 201         pvr = get_pvr();
 202         ver = PVR_VER(pvr);
 203
 204         if (ver & 1){
 205         /* e500 v2 core has reset control register */
 206                 volatile unsigned int * rstcr;
 207                 rstcr = (volatile unsigned int *)(CONFIG_SYS_IMMR + 0xE00B0);
 208                 *rstcr = 0x2;           /* HRESET_REQ */
 209                 udelay(100);
 210         }
 211
 212         /*
 213          * Fallthrough if the code above failed
 214          * Initiate hard reset in debug control register DBCR0
 215          * Make sure MSR[DE] = 1
 216          */
 217
 218         msr = mfmsr ();
 219         msr |= MSR_DE;
 220         mtmsr (msr);
 221
 222         val = mfspr(DBCR0);
 223         val |= 0x70000000;
 224         mtspr(DBCR0,val);
 225
 226         return 1;
 227 }
 228
 229
 230 /*
 231  * Get timebase clock frequency
 232  */
 233 unsigned long get_tbclk (void)
 234 {
 235         return (gd->bus_clk + 4UL)/8UL;
 236 }
 237
 238
 239 #if defined(CONFIG_WATCHDOG)
 240 void
 241 watchdog_reset(void)
 242 {
 243         int re_enable = disable_interrupts();
 244         reset_85xx_watchdog();
 245         if (re_enable) enable_interrupts();
 246 }
 247
 248 void
 249 reset_85xx_watchdog(void)
 250 {
 251         /*
 252          * Clear TSR(WIS) bit by writing 1
 253          */
 254         unsigned long val;
 255         val = mfspr(SPRN_TSR);
 256         val |= TSR_WIS;
 257         mtspr(SPRN_TSR, val);
 258 }
 259 #endif  /* CONFIG_WATCHDOG */
 260
 261 #if defined(CONFIG_DDR_ECC)
 262 void dma_init(void) {
 263         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 264
 265         dma->satr0 = 0x02c40000;
 266         dma->datr0 = 0x02c40000;
 267         dma->sr0 = 0xfffffff; /* clear any errors */
 268         asm("sync; isync; msync");
 269         return;
 270 }
 271
 272 uint dma_check(void) {
 273         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 274         volatile uint status = dma->sr0;
 275
 276         /* While the channel is busy, spin */
 277         while((status & 4) == 4) {
 278                 status = dma->sr0;
 279         }
 280
 281         /* clear MR0[CS] channel start bit */
 282         dma->mr0 &= 0x00000001;
 283         asm("sync;isync;msync");
 284
 285         if (status != 0) {
 286                 printf ("DMA Error: status = %x\n", status);
 287         }
 288         return status;
 289 }
 290
 291 int dma_xfer(void *dest, uint count, void *src) {
 292         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 293
 294         dma->dar0 = (uint) dest;
 295         dma->sar0 = (uint) src;
 296         dma->bcr0 = count;
 297         dma->mr0 = 0xf000004;
 298         asm("sync;isync;msync");
 299         dma->mr0 = 0xf000005;
 300         asm("sync;isync;msync");
 301         return dma_check();
 302 }
 303 #endif
 304
 305 /*
 306  * Configures a UPM. The function requires the respective MxMR to be set
 307  * before calling this function. "size" is the number or entries, not a sizeof.
 308  */
 309 void upmconfig (uint upm, uint * table, uint size)
 310 {
 311         int i, mdr, mad, old_mad = 0;
 312         volatile u32 *mxmr;
 313         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 314         volatile u32 *brp,*orp;
 315         volatile u8* dummy = NULL;
 316         int upmmask;
 317
 318         switch (upm) {
 319         case UPMA:
 320                 mxmr = &lbc->mamr;
 321                 upmmask = BR_MS_UPMA;
 322                 break;
 323         case UPMB:
 324                 mxmr = &lbc->mbmr;
 325                 upmmask = BR_MS_UPMB;
 326                 break;
 327         case UPMC:
 328                 mxmr = &lbc->mcmr;
 329                 upmmask = BR_MS_UPMC;
 330                 break;
 331         default:
 332                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 333                 hang();
 334         }
 335
 336         /* Find the address for the dummy write transaction */
 337         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 338                  i++, brp += 2, orp += 2) {
 339
 340                 /* Look for a valid BR with selected UPM */
 341                 if ((in_be32(brp) & (BR_V | BR_MSEL)) == (BR_V | upmmask)) {
 342                         dummy = (volatile u8*)(in_be32(brp) & BR_BA);
 343                         break;
 344                 }
 345         }
 346
 347         if (i == 8) {
 348                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 349                 hang();
 350         }
 351
 352         for (i = 0; i < size; i++) {
 353                 /* 1 */
 354                 out_be32(mxmr,  (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_WARR | i);
 355                 /* 2 */
 356                 out_be32(&lbc->mdr, table[i]);
 357                 /* 3 */
 358                 mdr = in_be32(&lbc->mdr);
 359                 /* 4 */
 360                 *(volatile u8 *)dummy = 0;
 361                 /* 5 */
 362                 do {
 363                         mad = in_be32(mxmr) & MxMR_MAD_MSK;
 364                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 365                 old_mad = mad;
 366         }
 367         out_be32(mxmr, (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_NORM);
 368 }
 369
 370
 371 /*
 372  * Initializes on-chip ethernet controllers.
 373  * to override, implement board_eth_init()
 374  */
 375 int cpu_eth_init(bd_t *bis)
 376 {
 377 #if defined(CONFIG_ETHER_ON_FCC)
 378         fec_initialize(bis);
 379 #endif
 380 #if defined(CONFIG_UEC_ETH1)
 381         uec_initialize(0);
 382 #endif
 383 #if defined(CONFIG_UEC_ETH2)
 384         uec_initialize(1);
 385 #endif
 386 #if defined(CONFIG_UEC_ETH3)
 387         uec_initialize(2);
 388 #endif
 389 #if defined(CONFIG_UEC_ETH4)
 390         uec_initialize(3);
 391 #endif
 392 #if defined(CONFIG_UEC_ETH5)
 393         uec_initialize(4);
 394 #endif
 395 #if defined(CONFIG_UEC_ETH6)
 396         uec_initialize(5);
 397 #endif
 398 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_MPC85XX_FEC)
 399         tsec_standard_init(bis);
 400 #endif
 401
 402         return 0;
 403 }
 404
 405 /*
 406  * Initializes on-chip MMC controllers.
 407  * to override, implement board_mmc_init()
 408  */
 409 int cpu_mmc_init(bd_t *bis)
 410 {
 411 #ifdef CONFIG_FSL_ESDHC
 412         return fsl_esdhc_mmc_init(bis);
 413 #else
 414         return 0;
 415 #endif
 416 }