cpu/blackfin/initcode.c

   1 /*
   2  * initcode.c - Initialize the processor.  This is usually entails things
   3  * like external memory, voltage regulators, etc...  Note that this file
   4  * cannot make any function calls as it may be executed all by itself by
   5  * the Blackfin's bootrom in LDR format.
   6  *
   7  * Copyright (c) 2004-2008 Analog Devices Inc.
   8  *
   9  * Licensed under the GPL-2 or later.
  10  */
  11
  12 #include <config.h>
  13 #include <asm/blackfin.h>
  14 #include <asm/mach-common/bits/bootrom.h>
  15 #include <asm/mach-common/bits/core.h>
  16 #include <asm/mach-common/bits/ebiu.h>
  17 #include <asm/mach-common/bits/pll.h>
  18 #include <asm/mach-common/bits/uart.h>
  19
  20 #define BFIN_IN_INITCODE
  21 #include "serial.h"
  22
  23 __attribute__((always_inline))
  24 static inline void serial_init(void)
  25 {
  26 #ifdef __ADSPBF54x__
  27 # ifdef BFIN_BOOT_UART_USE_RTS
  28 #  define BFIN_UART_USE_RTS 1
  29 # else
  30 #  define BFIN_UART_USE_RTS 0
  31 # endif
  32         if (BFIN_UART_USE_RTS && CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
  33                 size_t i;
  34
  35                 /* force RTS rather than relying on auto RTS */
  36                 bfin_write_UART1_MCR(bfin_read_UART1_MCR() | FCPOL);
  37
  38                 /* Wait for the line to clear up.  We cannot rely on UART
  39                  * registers as none of them reflect the status of the RSR.
  40                  * Instead, we'll sleep for ~10 bit times at 9600 baud.
  41                  * We can precalc things here by assuming boot values for
  42                  * PLL rather than loading registers and calculating.
  43                  *      baud    = SCLK / (16 ^ (1 - EDBO) * Divisor)
  44                  *      EDB0    = 0
  45                  *      Divisor = (SCLK / baud) / 16
  46                  *      SCLK    = baud * 16 * Divisor
  47                  *      SCLK    = (0x14 * CONFIG_CLKIN_HZ) / 5
  48                  *      CCLK    = (16 * Divisor * 5) * (9600 / 10)
  49                  * In reality, this will probably be just about 1 second delay,
  50                  * so assuming 9600 baud is OK (both as a very low and too high
  51                  * speed as this will buffer things enough).
  52                  */
  53 #define _NUMBITS (10)                                   /* how many bits to delay */
  54 #define _LOWBAUD (9600)                                 /* low baud rate */
  55 #define _SCLK    ((0x14 * CONFIG_CLKIN_HZ) / 5)         /* SCLK based on PLL */
  56 #define _DIVISOR ((_SCLK / _LOWBAUD) / 16)              /* UART DLL/DLH */
  57 #define _NUMINS  (3)                                    /* how many instructions in loop */
  58 #define _CCLK    (((16 * _DIVISOR * 5) * (_LOWBAUD / _NUMBITS)) / _NUMINS)
  59                 i = _CCLK;
  60                 while (i--)
  61                         asm volatile("" : : : "memory");
  62         }
  63 #endif
  64
  65         if (BFIN_DEBUG_EARLY_SERIAL) {
  66                 int ucen = *pUART_GCTL & UCEN;
  67                 serial_early_init();
  68
  69                 /* If the UART is off, that means we need to program
  70                  * the baud rate ourselves initially.
  71                  */
  72                 if (ucen != UCEN)
  73                         serial_early_set_baud(CONFIG_BAUDRATE);
  74         }
  75 }
  76
  77 __attribute__((always_inline))
  78 static inline void serial_deinit(void)
  79 {
  80 #ifdef __ADSPBF54x__
  81         if (BFIN_UART_USE_RTS && CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
  82                 /* clear forced RTS rather than relying on auto RTS */
  83                 bfin_write_UART1_MCR(bfin_read_UART1_MCR() & ~FCPOL);
  84         }
  85 #endif
  86 }
  87
  88 __attribute__((always_inline))
  89 static inline void serial_putc(char c)
  90 {
  91         if (!BFIN_DEBUG_EARLY_SERIAL)
  92                 return;
  93
  94         if (c == '\n')
  95                 *pUART_THR = '\r';
  96
  97         *pUART_THR = c;
  98
  99         while (!(*pUART_LSR & TEMT))
 100                 continue;
 101 }
 102
 103
 104 /* Max SCLK can be 133MHz ... dividing that by (2*4) gives
 105  * us a freq of 16MHz for SPI which should generally be
 106  * slow enough for the slow reads the bootrom uses.
 107  */
 108 #if !defined(CONFIG_SPI_FLASH_SLOW_READ) && \
 109     ((defined(__ADSPBF52x__) && __SILICON_REVISION__ >= 2) || \
 110      (defined(__ADSPBF54x__) && __SILICON_REVISION__ >= 1))
 111 # define BOOTROM_SUPPORTS_SPI_FAST_READ 1
 112 #else
 113 # define BOOTROM_SUPPORTS_SPI_FAST_READ 0
 114 #endif
 115 #ifndef CONFIG_SPI_BAUD_INITBLOCK
 116 # define CONFIG_SPI_BAUD_INITBLOCK (BOOTROM_SUPPORTS_SPI_FAST_READ ? 2 : 4)
 117 #endif
 118 #ifdef SPI0_BAUD
 119 # define bfin_write_SPI_BAUD bfin_write_SPI0_BAUD
 120 #endif
 121
 122 /* PLL_DIV defines */
 123 #ifndef CONFIG_PLL_DIV_VAL
 124 # if (CONFIG_CCLK_DIV == 1)
 125 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV1
 126 # elif (CONFIG_CCLK_DIV == 2)
 127 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV2
 128 # elif (CONFIG_CCLK_DIV == 4)
 129 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV4
 130 # elif (CONFIG_CCLK_DIV == 8)
 131 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV8
 132 # else
 133 #  define CONFIG_CCLK_ACT_DIV CONFIG_CCLK_DIV_not_defined_properly
 134 # endif
 135 # define CONFIG_PLL_DIV_VAL (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV)
 136 #endif
 137
 138 #ifndef CONFIG_PLL_LOCKCNT_VAL
 139 # define CONFIG_PLL_LOCKCNT_VAL 0x0300
 140 #endif
 141
 142 #ifndef CONFIG_PLL_CTL_VAL
 143 # define CONFIG_PLL_CTL_VAL (SPORT_HYST | (CONFIG_VCO_MULT << 9) | CONFIG_CLKIN_HALF)
 144 #endif
 145
 146 #ifndef CONFIG_EBIU_RSTCTL_VAL
 147 # define CONFIG_EBIU_RSTCTL_VAL 0 /* only MDDRENABLE is useful */
 148 #endif
 149 #if ((CONFIG_EBIU_RSTCTL_VAL & 0xFFFFFFC4) != 0)
 150 # error invalid EBIU_RSTCTL value: must not set reserved bits
 151 #endif
 152
 153 #ifndef CONFIG_EBIU_MBSCTL_VAL
 154 # define CONFIG_EBIU_MBSCTL_VAL 0
 155 #endif
 156
 157 #if defined(CONFIG_EBIU_DDRQUE_VAL) && ((CONFIG_EBIU_DDRQUE_VAL & 0xFFFF8000) != 0)
 158 # error invalid EBIU_DDRQUE value: must not set reserved bits
 159 #endif
 160
 161 /* Make sure our voltage value is sane so we don't blow up! */
 162 #ifndef CONFIG_VR_CTL_VAL
 163 # define BFIN_CCLK ((CONFIG_CLKIN_HZ * CONFIG_VCO_MULT) / CONFIG_CCLK_DIV)
 164 # if defined(__ADSPBF533__) || defined(__ADSPBF532__) || defined(__ADSPBF531__)
 165 #  define CCLK_VLEV_120 400000000
 166 #  define CCLK_VLEV_125 533000000
 167 # elif defined(__ADSPBF537__) || defined(__ADSPBF536__) || defined(__ADSPBF534__)
 168 #  define CCLK_VLEV_120 401000000
 169 #  define CCLK_VLEV_125 401000000
 170 # elif defined(__ADSPBF561__)
 171 #  define CCLK_VLEV_120 300000000
 172 #  define CCLK_VLEV_125 501000000
 173 # endif
 174 # if BFIN_CCLK < CCLK_VLEV_120
 175 #  define CONFIG_VR_CTL_VLEV VLEV_120
 176 # elif BFIN_CCLK < CCLK_VLEV_125
 177 #  define CONFIG_VR_CTL_VLEV VLEV_125
 178 # else
 179 #  define CONFIG_VR_CTL_VLEV VLEV_130
 180 # endif
 181 # if defined(__ADSPBF52x__)     /* TBD; use default */
 182 #  undef CONFIG_VR_CTL_VLEV
 183 #  define CONFIG_VR_CTL_VLEV VLEV_110
 184 # elif defined(__ADSPBF54x__)   /* TBD; use default */
 185 #  undef CONFIG_VR_CTL_VLEV
 186 #  define CONFIG_VR_CTL_VLEV VLEV_120
 187 # elif defined(__ADSPBF538__) || defined(__ADSPBF539__) /* TBD; use default */
 188 #  undef CONFIG_VR_CTL_VLEV
 189 #  define CONFIG_VR_CTL_VLEV VLEV_125
 190 # endif
 191
 192 # ifdef CONFIG_BFIN_MAC
 193 #  define CONFIG_VR_CTL_CLKBUF CLKBUFOE
 194 # else
 195 #  define CONFIG_VR_CTL_CLKBUF 0
 196 # endif
 197
 198 # if defined(__ADSPBF52x__)
 199 #  define CONFIG_VR_CTL_FREQ FREQ_1000
 200 # else
 201 #  define CONFIG_VR_CTL_FREQ (GAIN_20 | FREQ_1000)
 202 # endif
 203
 204 # define CONFIG_VR_CTL_VAL (CONFIG_VR_CTL_CLKBUF | CONFIG_VR_CTL_VLEV | CONFIG_VR_CTL_FREQ)
 205 #endif
 206
 207 /* some parts do not have an on-chip voltage regulator */
 208 #if defined(__ADSPBF51x__)
 209 # define CONFIG_HAS_VR 0
 210 # undef CONFIG_VR_CTL_VAL
 211 # define CONFIG_VR_CTL_VAL 0
 212 #else
 213 # define CONFIG_HAS_VR 1
 214 #endif
 215
 216 #ifndef EBIU_RSTCTL
 217 /* Blackfin with SDRAM */
 218 #ifndef CONFIG_EBIU_SDBCTL_VAL
 219 # if CONFIG_MEM_SIZE == 16
 220 #  define CONFIG_EBSZ_VAL EBSZ_16
 221 # elif CONFIG_MEM_SIZE == 32
 222 #  define CONFIG_EBSZ_VAL EBSZ_32
 223 # elif CONFIG_MEM_SIZE == 64
 224 #  define CONFIG_EBSZ_VAL EBSZ_64
 225 # elif CONFIG_MEM_SIZE == 128
 226 #  define CONFIG_EBSZ_VAL EBSZ_128
 227 # elif CONFIG_MEM_SIZE == 256
 228 #  define CONFIG_EBSZ_VAL EBSZ_256
 229 # elif CONFIG_MEM_SIZE == 512
 230 #  define CONFIG_EBSZ_VAL EBSZ_512
 231 # else
 232 #  error You need to define CONFIG_EBIU_SDBCTL_VAL or CONFIG_MEM_SIZE
 233 # endif
 234 # if CONFIG_MEM_ADD_WDTH == 8
 235 #  define CONFIG_EBCAW_VAL EBCAW_8
 236 # elif CONFIG_MEM_ADD_WDTH == 9
 237 #  define CONFIG_EBCAW_VAL EBCAW_9
 238 # elif CONFIG_MEM_ADD_WDTH == 10
 239 #  define CONFIG_EBCAW_VAL EBCAW_10
 240 # elif CONFIG_MEM_ADD_WDTH == 11
 241 #  define CONFIG_EBCAW_VAL EBCAW_11
 242 # else
 243 #  error You need to define CONFIG_EBIU_SDBCTL_VAL or CONFIG_MEM_ADD_WDTH
 244 # endif
 245 # define CONFIG_EBIU_SDBCTL_VAL (CONFIG_EBCAW_VAL | CONFIG_EBSZ_VAL | EBE)
 246 #endif
 247 #endif
 248
 249 BOOTROM_CALLED_FUNC_ATTR
 250 void initcode(ADI_BOOT_DATA *bootstruct)
 251 {
 252         /* Save the clock pieces that are used in baud rate calculation */
 253         unsigned int sdivB, divB, vcoB;
 254         serial_init();
 255         if (BFIN_DEBUG_EARLY_SERIAL || CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
 256                 sdivB = bfin_read_PLL_DIV() & 0xf;
 257                 vcoB = (bfin_read_PLL_CTL() >> 9) & 0x3f;
 258                 divB = serial_early_get_div();
 259         }
 260
 261         serial_putc('A');
 262
 263 #ifdef CONFIG_HW_WATCHDOG
 264 # ifndef CONFIG_HW_WATCHDOG_TIMEOUT_INITCODE
 265 #  define CONFIG_HW_WATCHDOG_TIMEOUT_INITCODE 20000
 266 # endif
 267         /* Program the watchdog with an initial timeout of ~20 seconds.
 268          * Hopefully that should be long enough to load the u-boot LDR
 269          * (from wherever) and then the common u-boot code can take over.
 270          * In bypass mode, the start.S would have already set a much lower
 271          * timeout, so don't clobber that.
 272          */
 273         if (CONFIG_BFIN_BOOT_MODE != BFIN_BOOT_BYPASS) {
 274                 bfin_write_WDOG_CNT(MSEC_TO_SCLK(CONFIG_HW_WATCHDOG_TIMEOUT_INITCODE));
 275                 bfin_write_WDOG_CTL(0);
 276         }
 277 #endif
 278
 279         serial_putc('B');
 280
 281         /* If external memory is enabled, put it into self refresh first. */
 282         bool put_into_srfs = false;
 283 #ifdef EBIU_RSTCTL
 284         if (bfin_read_EBIU_RSTCTL() & DDR_SRESET) {
 285                 bfin_write_EBIU_RSTCTL(bfin_read_EBIU_RSTCTL() | SRREQ);
 286                 put_into_srfs = true;
 287         }
 288 #else
 289         if (bfin_read_EBIU_SDBCTL() & EBE) {
 290                 bfin_write_EBIU_SDGCTL(bfin_read_EBIU_SDGCTL() | SRFS);
 291                 put_into_srfs = true;
 292         }
 293 #endif
 294
 295         serial_putc('C');
 296
 297         /* Blackfin bootroms use the SPI slow read opcode instead of the SPI
 298          * fast read, so we need to slow down the SPI clock a lot more during
 299          * boot.  Once we switch over to u-boot's SPI flash driver, we'll
 300          * increase the speed appropriately.
 301          */
 302         if (CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_SPI_MASTER) {
 303                 if (BOOTROM_SUPPORTS_SPI_FAST_READ && CONFIG_SPI_BAUD_INITBLOCK < 4)
 304                         bootstruct->dFlags |= BFLAG_FASTREAD;
 305                 bfin_write_SPI_BAUD(CONFIG_SPI_BAUD_INITBLOCK);
 306         }
 307
 308         serial_putc('D');
 309
 310         /* If we're entering self refresh, make sure it has happened. */
 311         if (put_into_srfs)
 312 #ifdef EBIU_RSTCTL
 313                 while (!(bfin_read_EBIU_RSTCTL() & SRACK))
 314 #else
 315                 while (!(bfin_read_EBIU_SDSTAT() & SDSRA))
 316 #endif
 317                         continue;
 318
 319         serial_putc('E');
 320
 321         /* With newer bootroms, we use the helper function to set up
 322          * the memory controller.  Older bootroms lacks such helpers
 323          * so we do it ourselves.
 324          */
 325         uint16_t vr_ctl = bfin_read_VR_CTL();
 326         if (!ANOMALY_05000386) {
 327                 serial_putc('F');
 328
 329                 ADI_SYSCTRL_VALUES memory_settings;
 330                 uint32_t actions = SYSCTRL_WRITE | SYSCTRL_PLLCTL | SYSCTRL_PLLDIV | SYSCTRL_LOCKCNT;
 331                 if (CONFIG_HAS_VR) {
 332                         actions |= SYSCTRL_VRCTL;
 333                         if (CONFIG_VR_CTL_VAL & FREQ_MASK)
 334                                 actions |= SYSCTRL_INTVOLTAGE;
 335                         else
 336                                 actions |= SYSCTRL_EXTVOLTAGE;
 337                         memory_settings.uwVrCtl = CONFIG_VR_CTL_VAL;
 338                 } else
 339                         actions |= SYSCTRL_EXTVOLTAGE;
 340                 memory_settings.uwPllCtl = CONFIG_PLL_CTL_VAL;
 341                 memory_settings.uwPllDiv = CONFIG_PLL_DIV_VAL;
 342                 memory_settings.uwPllLockCnt = CONFIG_PLL_LOCKCNT_VAL;
 343 #if ANOMALY_05000432
 344                 bfin_write_SIC_IWR1(0);
 345 #endif
 346                 bfrom_SysControl(actions, &memory_settings, NULL);
 347 #if ANOMALY_05000432
 348                 bfin_write_SIC_IWR1(-1);
 349 #endif
 350         } else {
 351                 serial_putc('G');
 352
 353                 /* Disable all peripheral wakeups except for the PLL event. */
 354 #ifdef SIC_IWR0
 355                 bfin_write_SIC_IWR0(1);
 356                 bfin_write_SIC_IWR1(0);
 357 # ifdef SIC_IWR2
 358                 bfin_write_SIC_IWR2(0);
 359 # endif
 360 #elif defined(SICA_IWR0)
 361                 bfin_write_SICA_IWR0(1);
 362                 bfin_write_SICA_IWR1(0);
 363 #else
 364                 bfin_write_SIC_IWR(1);
 365 #endif
 366
 367                 serial_putc('H');
 368
 369                 bfin_write_PLL_LOCKCNT(CONFIG_PLL_LOCKCNT_VAL);
 370
 371                 serial_putc('I');
 372
 373                 /* Only reprogram when needed to avoid triggering unnecessary
 374                  * PLL relock sequences.
 375                  */
 376                 if (vr_ctl != CONFIG_VR_CTL_VAL) {
 377                         serial_putc('!');
 378                         bfin_write_VR_CTL(CONFIG_VR_CTL_VAL);
 379                         asm("idle;");
 380                 }
 381
 382                 serial_putc('J');
 383
 384                 bfin_write_PLL_DIV(CONFIG_PLL_DIV_VAL);
 385
 386                 serial_putc('K');
 387
 388                 /* Only reprogram when needed to avoid triggering unnecessary
 389                  * PLL relock sequences.
 390                  */
 391                 if (bfin_read_PLL_CTL() != CONFIG_PLL_CTL_VAL) {
 392                         serial_putc('!');
 393                         bfin_write_PLL_CTL(CONFIG_PLL_CTL_VAL);
 394                         asm("idle;");
 395                 }
 396
 397                 serial_putc('L');
 398
 399                 /* Restore all peripheral wakeups. */
 400 #ifdef SIC_IWR0
 401                 bfin_write_SIC_IWR0(-1);
 402                 bfin_write_SIC_IWR1(-1);
 403 # ifdef SIC_IWR2
 404                 bfin_write_SIC_IWR2(-1);
 405 # endif
 406 #elif defined(SICA_IWR0)
 407                 bfin_write_SICA_IWR0(-1);
 408                 bfin_write_SICA_IWR1(-1);
 409 #else
 410                 bfin_write_SIC_IWR(-1);
 411 #endif
 412         }
 413
 414         serial_putc('M');
 415
 416         /* Since we've changed the SCLK above, we may need to update
 417          * the UART divisors (UART baud rates are based on SCLK).
 418          * Do the division by hand as there are no native instructions
 419          * for dividing which means we'd generate a libgcc reference.
 420          */
 421         if (CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
 422                 unsigned int sdivR, vcoR;
 423                 sdivR = bfin_read_PLL_DIV() & 0xf;
 424                 vcoR = (bfin_read_PLL_CTL() >> 9) & 0x3f;
 425                 int dividend = sdivB * divB * vcoR;
 426                 int divisor = vcoB * sdivR;
 427                 unsigned int quotient;
 428                 for (quotient = 0; dividend > 0; ++quotient)
 429                         dividend -= divisor;
 430                 serial_early_put_div(quotient - ANOMALY_05000230);
 431         }
 432
 433         serial_putc('N');
 434
 435         /* Program the external memory controller before we come out of
 436          * self-refresh.  This only works with our SDRAM controller.
 437          */
 438 #ifndef EBIU_RSTCTL
 439         bfin_write_EBIU_SDRRC(CONFIG_EBIU_SDRRC_VAL);
 440         bfin_write_EBIU_SDBCTL(CONFIG_EBIU_SDBCTL_VAL);
 441         bfin_write_EBIU_SDGCTL(CONFIG_EBIU_SDGCTL_VAL);
 442 #endif
 443
 444         serial_putc('O');
 445
 446         /* Now that we've reprogrammed, take things out of self refresh. */
 447         if (put_into_srfs)
 448 #ifdef EBIU_RSTCTL
 449                 bfin_write_EBIU_RSTCTL(bfin_read_EBIU_RSTCTL() & ~(SRREQ));
 450 #else
 451                 bfin_write_EBIU_SDGCTL(bfin_read_EBIU_SDGCTL() & ~(SRFS));
 452 #endif
 453
 454         serial_putc('P');
 455
 456         /* Our DDR controller sucks and cannot be programmed while in
 457          * self-refresh.  So we have to pull it out before programming.
 458          */
 459 #ifdef EBIU_RSTCTL
 460         bfin_write_EBIU_RSTCTL(bfin_read_EBIU_RSTCTL() | 0x1 /*DDRSRESET*/ | CONFIG_EBIU_RSTCTL_VAL);
 461         bfin_write_EBIU_DDRCTL0(CONFIG_EBIU_DDRCTL0_VAL);
 462         bfin_write_EBIU_DDRCTL1(CONFIG_EBIU_DDRCTL1_VAL);
 463         bfin_write_EBIU_DDRCTL2(CONFIG_EBIU_DDRCTL2_VAL);
 464 # ifdef CONFIG_EBIU_DDRCTL3_VAL
 465         /* default is disable, so don't need to force this */
 466         bfin_write_EBIU_DDRCTL3(CONFIG_EBIU_DDRCTL3_VAL);
 467 # endif
 468 # ifdef CONFIG_EBIU_DDRQUE_VAL
 469         bfin_write_EBIU_DDRQUE(bfin_read_EBIU_DDRQUE() | CONFIG_EBIU_DDRQUE_VAL);
 470 # endif
 471 #endif
 472
 473         serial_putc('Q');
 474
 475         /* Are we coming out of hibernate (suspend to memory) ?
 476          * The memory layout is:
 477          * 0x0: hibernate magic for anomaly 307 (0xDEADBEEF)
 478          * 0x4: return address
 479          * 0x8: stack pointer
 480          *
 481          * SCKELOW is unreliable on older parts (anomaly 307)
 482          */
 483         if (ANOMALY_05000307 || vr_ctl & 0x8000) {
 484                 uint32_t *hibernate_magic = 0;
 485                 __builtin_bfin_ssync(); /* make sure memory controller is done */
 486                 if (hibernate_magic[0] == 0xDEADBEEF) {
 487                         serial_putc('R');
 488                         bfin_write_EVT15(hibernate_magic[1]);
 489                         bfin_write_IMASK(EVT_IVG15);
 490                         __asm__ __volatile__ (
 491                                 /* load reti early to avoid anomaly 281 */
 492                                 "reti = %0;"
 493                                 /* clear hibernate magic */
 494                                 "[%0] = %1;"
 495                                 /* load stack pointer */
 496                                 "SP = [%0 + 8];"
 497                                 /* lower ourselves from reset ivg to ivg15 */
 498                                 "raise 15;"
 499                                 "rti;"
 500                                 :
 501                                 : "p"(hibernate_magic), "d"(0x2000 /* jump.s 0 */)
 502                         );
 503                 }
 504         }
 505
 506         serial_putc('S');
 507
 508         /* Program the async banks controller. */
 509         bfin_write_EBIU_AMBCTL0(CONFIG_EBIU_AMBCTL0_VAL);
 510         bfin_write_EBIU_AMBCTL1(CONFIG_EBIU_AMBCTL1_VAL);
 511         bfin_write_EBIU_AMGCTL(CONFIG_EBIU_AMGCTL_VAL);
 512
 513 #ifdef EBIU_MODE
 514         /* Not all parts have these additional MMRs. */
 515         bfin_write_EBIU_MBSCTL(CONFIG_EBIU_MBSCTL_VAL);
 516         bfin_write_EBIU_MODE(CONFIG_EBIU_MODE_VAL);
 517         bfin_write_EBIU_FCTL(CONFIG_EBIU_FCTL_VAL);
 518 #endif
 519
 520         serial_putc('T');
 521
 522         /* tell the bootrom where our entry point is */
 523         if (CONFIG_BFIN_BOOT_MODE != BFIN_BOOT_BYPASS)
 524                 bfin_write_EVT1(CONFIG_SYS_MONITOR_BASE);
 525
 526         serial_putc('>');
 527         serial_putc('\n');
 528
 529         serial_deinit();
 530 }