board/xilinx/ml300/xparameters.h

   1 /*******************************************************************
   2 *
   3 * CAUTION: This file is automatically generated by libgen.
   4 * Version: Xilinx EDK 6.1.2 EDK_G.14
   5 * DO NOT EDIT.
   6 *
   7 *     Author: Xilinx, Inc.
   8 *
   9 *
  10 *     This program is free software; you can redistribute it and/or modify it
  11 *     under the terms of the GNU General Public License as published by the
  12 *     Free Software Foundation; either version 2 of the License, or (at your
  13 *     option) any later version.
  14 *
  15 *
  16 *     XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" AS A
  17 *     COURTESY TO YOU. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION AS
  18 *     ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD,
  19 *     XILINX IS MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE
  20 *     FROM ANY CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING
  21 *     ANY THIRD PARTY RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION.
  22 *     XILINX EXPRESSLY DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO
  23 *     THE ADEQUACY OF THE IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY
  24 *     WARRANTIES OR REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM
  25 *     CLAIMS OF INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND
  26 *     FITNESS FOR A PARTICULAR PURPOSE.
  27 *
  28 *
  29 *     Xilinx hardware products are not intended for use in life support
  30 *     appliances, devices, or systems. Use in such applications is
  31 *     expressly prohibited.
  32 *
  33 *
  34 *     (c) Copyright 2002-2004 Xilinx Inc.
  35 *     All rights reserved.
  36 *
  37 *
  38 *     You should have received a copy of the GNU General Public License along
  39 *     with this program; if not, write to the Free Software Foundation, Inc.,
  40 *     675 Mass Ave, Cambridge, MA 02139, USA.
  41 *
  42 * Description: Driver parameters
  43 *
  44 *******************************************************************/
  45
  46 #define XPAR_XPCI_NUM_INSTANCES 1
  47 #define XPAR_XPCI_CLOCK_HZ 33333333
  48 #define XPAR_OPB_PCI_REF_0_DEVICE_ID 0
  49 #define XPAR_OPB_PCI_REF_0_BASEADDR 0x20000000
  50 #define XPAR_OPB_PCI_REF_0_HIGHADDR 0x3FFFFFFF
  51 #define XPAR_OPB_PCI_REF_0_CONFIG_ADDR 0x3C000000
  52 #define XPAR_OPB_PCI_REF_0_CONFIG_DATA 0x3C000004
  53 #define XPAR_OPB_PCI_REF_0_LCONFIG_ADDR 0x3E000000
  54 #define XPAR_OPB_PCI_REF_0_MEM_BASEADDR 0x20000000
  55 #define XPAR_OPB_PCI_REF_0_MEM_HIGHADDR 0x37FFFFFF
  56 #define XPAR_OPB_PCI_REF_0_IO_BASEADDR 0x38000000
  57 #define XPAR_OPB_PCI_REF_0_IO_HIGHADDR 0x3BFFFFFF
  58
  59 /******************************************************************/
  60
  61 #define XPAR_XEMAC_NUM_INSTANCES 1
  62 #define XPAR_OPB_ETHERNET_0_BASEADDR 0x60000000
  63 #define XPAR_OPB_ETHERNET_0_HIGHADDR 0x60003FFF
  64 #define XPAR_OPB_ETHERNET_0_DEVICE_ID 0
  65 #define XPAR_OPB_ETHERNET_0_ERR_COUNT_EXIST 1
  66 #define XPAR_OPB_ETHERNET_0_DMA_PRESENT 1
  67 #define XPAR_OPB_ETHERNET_0_MII_EXIST 1
  68
  69 /******************************************************************/
  70
  71 #define XPAR_MY_OPB_GPIO_0_DEVICE_ID_0 0
  72 #define XPAR_MY_OPB_GPIO_0_BASEADDR_0 0x90000000
  73 #define XPAR_MY_OPB_GPIO_0_HIGHADDR_0 (0x90000000+0x7)
  74 #define XPAR_MY_OPB_GPIO_0_DEVICE_ID_1 1
  75 #define XPAR_MY_OPB_GPIO_0_BASEADDR_1 (0x90000000+0x8)
  76 #define XPAR_MY_OPB_GPIO_0_HIGHADDR_1 (0x90000000+0x1F)
  77 #define XPAR_XGPIO_NUM_INSTANCES 2
  78
  79 /******************************************************************/
  80
  81 #define XPAR_XIIC_NUM_INSTANCES 1
  82 #define XPAR_OPB_IIC_0_BASEADDR 0xA8000000
  83 #define XPAR_OPB_IIC_0_HIGHADDR 0xA80001FF
  84 #define XPAR_OPB_IIC_0_DEVICE_ID 0
  85 #define XPAR_OPB_IIC_0_TEN_BIT_ADR 0
  86
  87 /******************************************************************/
  88
  89 #define XPAR_XUARTNS550_NUM_INSTANCES 2
  90 #define XPAR_XUARTNS550_CLOCK_HZ 100000000
  91 #define XPAR_OPB_UART16550_0_BASEADDR 0xA0000000
  92 #define XPAR_OPB_UART16550_0_HIGHADDR 0xA0001FFF
  93 #define XPAR_OPB_UART16550_0_DEVICE_ID 0
  94 #define XPAR_OPB_UART16550_1_BASEADDR 0xA0010000
  95 #define XPAR_OPB_UART16550_1_HIGHADDR 0xA0011FFF
  96 #define XPAR_OPB_UART16550_1_DEVICE_ID 1
  97
  98 /******************************************************************/
  99
 100 #define XPAR_XSPI_NUM_INSTANCES 1
 101 #define XPAR_OPB_SPI_0_BASEADDR 0xA4000000
 102 #define XPAR_OPB_SPI_0_HIGHADDR 0xA400007F
 103 #define XPAR_OPB_SPI_0_DEVICE_ID 0
 104 #define XPAR_OPB_SPI_0_FIFO_EXIST 1
 105 #define XPAR_OPB_SPI_0_SPI_SLAVE_ONLY 0
 106 #define XPAR_OPB_SPI_0_NUM_SS_BITS 1
 107
 108 /******************************************************************/
 109
 110 #define XPAR_XPS2_NUM_INSTANCES 2
 111 #define XPAR_OPB_PS2_DUAL_REF_0_DEVICE_ID_0 0
 112 #define XPAR_OPB_PS2_DUAL_REF_0_BASEADDR_0 0xA9000000
 113 #define XPAR_OPB_PS2_DUAL_REF_0_HIGHADDR_0 (0xA9000000+0x3F)
 114 #define XPAR_OPB_PS2_DUAL_REF_0_DEVICE_ID_1 1
 115 #define XPAR_OPB_PS2_DUAL_REF_0_BASEADDR_1 (0xA9000000+0x1000)
 116 #define XPAR_OPB_PS2_DUAL_REF_0_HIGHADDR_1 (0xA9000000+0x103F)
 117
 118 /******************************************************************/
 119
 120 #define XPAR_XTOUCHSCREEN_NUM_INSTANCES 1
 121 #define XPAR_OPB_TSD_REF_0_BASEADDR 0xAA000000
 122 #define XPAR_OPB_TSD_REF_0_HIGHADDR 0xAA000007
 123 #define XPAR_OPB_TSD_REF_0_DEVICE_ID 0
 124
 125 /******************************************************************/
 126
 127 #define XPAR_OPB_AC97_CONTROLLER_REF_0_BASEADDR 0xA6000000
 128 #define XPAR_OPB_AC97_CONTROLLER_REF_0_HIGHADDR 0xA60000FF
 129 #define XPAR_OPB_PAR_PORT_REF_0_BASEADDR 0x90010000
 130 #define XPAR_OPB_PAR_PORT_REF_0_HIGHADDR 0x900100FF
 131 #define XPAR_PLB_DDR_0_BASEADDR 0x00000000
 132 #define XPAR_PLB_DDR_0_HIGHADDR 0x0FFFFFFF
 133
 134 /******************************************************************/
 135
 136 #define XPAR_XINTC_HAS_IPR 1
 137 #define XPAR_INTC_MAX_NUM_INTR_INPUTS 18
 138 #define XPAR_XINTC_USE_DCR 0
 139 #define XPAR_XINTC_NUM_INSTANCES 1
 140 #define XPAR_DCR_INTC_0_BASEADDR 0xD0000FC0
 141 #define XPAR_DCR_INTC_0_HIGHADDR 0xD0000FDF
 142 #define XPAR_DCR_INTC_0_DEVICE_ID 0
 143 #define XPAR_DCR_INTC_0_KIND_OF_INTR 0x00038000
 144
 145 /******************************************************************/
 146
 147 #define XPAR_DCR_INTC_0_MISC_LOGIC_0_PHY_MII_INT_INTR 0
 148 #define XPAR_DCR_INTC_0_OPB_ETHERNET_0_IP2INTC_IRPT_INTR 1
 149 #define XPAR_DCR_INTC_0_MISC_LOGIC_0_IIC_TEMP_CRIT_INTR 2
 150 #define XPAR_DCR_INTC_0_MISC_LOGIC_0_IIC_IRQ_INTR 3
 151 #define XPAR_DCR_INTC_0_OPB_IIC_0_IP2INTC_IRPT_INTR 4
 152 #define XPAR_DCR_INTC_0_OPB_SYSACE_0_SYSACE_IRQ_INTR 5
 153 #define XPAR_DCR_INTC_0_OPB_UART16550_0_IP2INTC_IRPT_INTR 6
 154 #define XPAR_DCR_INTC_0_OPB_UART16550_1_IP2INTC_IRPT_INTR 7
 155 #define XPAR_DCR_INTC_0_OPB_PS2_DUAL_REF_0_SYS_INTR1_INTR 8
 156 #define XPAR_DCR_INTC_0_OPB_PS2_DUAL_REF_0_SYS_INTR2_INTR 9
 157 #define XPAR_DCR_INTC_0_OPB_SPI_0_IP2INTC_IRPT_INTR 10
 158 #define XPAR_DCR_INTC_0_OPB_TSD_REF_0_INTR_INTR 11
 159 #define XPAR_DCR_INTC_0_OPB_AC97_CONTROLLER_REF_0_PLAYBACK_INTERRUPT_INTR 12
 160 #define XPAR_DCR_INTC_0_OPB_AC97_CONTROLLER_REF_0_RECORD_INTERRUPT_INTR 13
 161 #define XPAR_DCR_INTC_0_OPB_PCI_REF_0_INTR_OUT_INTR 14
 162 #define XPAR_DCR_INTC_0_PLB2OPB_BRIDGE_0_BUS_ERROR_DET_INTR 15
 163 #define XPAR_DCR_INTC_0_PLB_V34_0_BUS_ERROR_DET_INTR 16
 164 #define XPAR_DCR_INTC_0_OPB2PLB_BRIDGE_0_BUS_ERROR_DET_INTR 17
 165
 166 /******************************************************************/
 167
 168 #define XPAR_XTFT_NUM_INSTANCES 1
 169 #define XPAR_PLB_TFT_CNTLR_REF_0_DCR_BASEADDR 0xD0000200
 170 #define XPAR_PLB_TFT_CNTLR_REF_0_DCR_HIGHADDR 0xD0000207
 171 #define XPAR_PLB_TFT_CNTLR_REF_0_DEVICE_ID 0
 172
 173 /******************************************************************/
 174
 175 #define XPAR_XSYSACE_MEM_WIDTH 8
 176 #define XPAR_XSYSACE_NUM_INSTANCES 1
 177 #define XPAR_OPB_SYSACE_0_BASEADDR 0xCF000000
 178 #define XPAR_OPB_SYSACE_0_HIGHADDR 0xCF0001FF
 179 #define XPAR_OPB_SYSACE_0_DEVICE_ID 0
 180 #define XPAR_OPB_SYSACE_0_MEM_WIDTH 8
 181
 182 /******************************************************************/
 183
 184 #define STDIN_BASEADDRESS 0xA0000000
 185 #define STDOUT_BASEADDRESS 0xA0000000
 186 #define XPAR_CPU_PPC405_CORE_CLOCK_FREQ_HZ 300000000
 187
 188 /******************************************************************/
 189
 190 /* U-Boot Redefines */
 191
 192 /******************************************************************/
 193
 194 #define XPAR_UARTNS550_0_BASEADDR (XPAR_OPB_UART16550_0_BASEADDR+0x1000)
 195 #define XPAR_UARTNS550_0_HIGHADDR XPAR_OPB_UART16550_0_HIGHADDR
 196 #define XPAR_UARTNS550_0_CLOCK_FREQ_HZ XPAR_XUARTNS550_CLOCK_HZ
 197 #define XPAR_UARTNS550_0_DEVICE_ID XPAR_OPB_UART16550_0_DEVICE_ID
 198 #define XPAR_UARTNS550_1_BASEADDR (XPAR_OPB_UART16550_1_BASEADDR+0x1000)
 199 #define XPAR_UARTNS550_1_HIGHADDR XPAR_OPB_UART16550_1_HIGHADDR
 200 #define XPAR_UARTNS550_1_CLOCK_FREQ_HZ XPAR_XUARTNS550_CLOCK_HZ
 201 #define XPAR_UARTNS550_1_DEVICE_ID XPAR_OPB_UART16550_1_DEVICE_ID
 202
 203 /******************************************************************/
 204
 205 #define XPAR_EMAC_0_BASEADDR XPAR_OPB_ETHERNET_0_BASEADDR
 206 #define XPAR_EMAC_0_HIGHADDR XPAR_OPB_ETHERNET_0_HIGHADDR
 207 #define XPAR_EMAC_0_DMA_PRESENT XPAR_OPB_ETHERNET_0_DMA_PRESENT
 208 #define XPAR_EMAC_0_MII_EXIST XPAR_OPB_ETHERNET_0_MII_EXIST
 209 #define XPAR_EMAC_0_ERR_COUNT_EXIST XPAR_OPB_ETHERNET_0_ERR_COUNT_EXIST
 210 #define XPAR_EMAC_0_DEVICE_ID XPAR_OPB_ETHERNET_0_DEVICE_ID
 211
 212 /******************************************************************/
 213
 214 #define XPAR_CORE_CLOCK_FREQ_HZ XPAR_CPU_PPC405_CORE_CLOCK_FREQ_HZ
 215
 216 /******************************************************************/