board/theadorable/theadorable.c

   1 /*
   2  * Copyright (C) 2015-2016 Stefan Roese <sr@denx.de>
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #include <common.h>
   8 #include <asm/gpio.h>
   9 #include <asm/io.h>
  10 #include <asm/arch/cpu.h>
  11 #include <asm/arch/soc.h>
  12 #include <linux/mbus.h>
  13 #ifdef CONFIG_NET
  14 #include <netdev.h>
  15 #endif
  16 #include "theadorable.h"
  17
  18 #include "../drivers/ddr/marvell/axp/ddr3_hw_training.h"
  19 #include "../arch/arm/mach-mvebu/serdes/axp/high_speed_env_spec.h"
  20
  21 DECLARE_GLOBAL_DATA_PTR;
  22
  23 #define MV_USB_PHY_BASE                 (MVEBU_AXP_USB_BASE + 0x800)
  24 #define PHY_CHANNEL_RX_CTRL0_REG(port, chan) \
  25         (MV_USB_PHY_BASE + ((port) << 12) + ((chan) << 6) + 0x8)
  26
  27 #define THEADORABLE_GPP_OUT_ENA_LOW     0x00336780
  28 #define THEADORABLE_GPP_OUT_ENA_MID     0x00003cf0
  29 #define THEADORABLE_GPP_OUT_ENA_HIGH    (~(0x0))
  30
  31 #define THEADORABLE_GPP_OUT_VAL_LOW     0x2c0c983f
  32 #define THEADORABLE_GPP_OUT_VAL_MID     0x0007000c
  33 #define THEADORABLE_GPP_OUT_VAL_HIGH    0x00000000
  34
  35 #define GPIO_USB0_PWR_ON                18
  36 #define GPIO_USB1_PWR_ON                19
  37
  38 /* DDR3 static configuration */
  39 static MV_DRAM_MC_INIT ddr3_theadorable[MV_MAX_DDR3_STATIC_SIZE] = {
  40         {0x00001400, 0x7301ca28},       /* DDR SDRAM Configuration Register */
  41         {0x00001404, 0x30000800},       /* Dunit Control Low Register */
  42         {0x00001408, 0x44149887},       /* DDR SDRAM Timing (Low) Register */
  43         {0x0000140C, 0x38d93fc7},       /* DDR SDRAM Timing (High) Register */
  44         {0x00001410, 0x1b100001},       /* DDR SDRAM Address Control Register */
  45         {0x00001424, 0x0000f3ff},       /* Dunit Control High Register */
  46         {0x00001428, 0x000f8830},       /* ODT Timing (Low) Register */
  47         {0x0000142C, 0x014c50f4},       /* DDR3 Timing Register */
  48         {0x0000147C, 0x0000c671},       /* ODT Timing (High) Register */
  49
  50         {0x00001494, 0x00010000},       /* DDR SDRAM ODT Control (Low) Reg */
  51         {0x0000149C, 0x00000001},       /* DDR Dunit ODT Control Register */
  52         {0x000014A0, 0x00000001},       /* DRAM FIFO Control Register */
  53         {0x000014A8, 0x00000101},       /* AXI Control Register */
  54
  55         /*
  56          * DO NOT Modify - Open Mbus Window - 2G - Mbus is required for the
  57          * training sequence
  58          */
  59         {0x000200e8, 0x3fff0e01},
  60         {0x00020184, 0x3fffffe0},       /* Close fast path Window to - 2G */
  61
  62         {0x0001504, 0x7fffffe1},        /* CS0 Size */
  63         {0x000150C, 0x00000000},        /* CS1 Size */
  64         {0x0001514, 0x00000000},        /* CS2 Size */
  65         {0x000151C, 0x00000000},        /* CS3 Size */
  66
  67         {0x00020220, 0x00000007},       /* Reserved */
  68
  69         {0x00001538, 0x00000009},       /* Read Data Sample Delays Register */
  70         {0x0000153C, 0x00000009},       /* Read Data Ready Delay Register */
  71
  72         {0x000015D0, 0x00000650},       /* MR0 */
  73         {0x000015D4, 0x00000044},       /* MR1 */
  74         {0x000015D8, 0x00000010},       /* MR2 */
  75         {0x000015DC, 0x00000000},       /* MR3 */
  76         {0x000015E0, 0x00000001},
  77         {0x000015E4, 0x00203c18},       /* ZQDS Configuration Register */
  78         {0x000015EC, 0xf800a225},       /* DDR PHY */
  79
  80         /* Recommended Settings from Marvell for 4 x 16 bit devices: */
  81         {0x000014C0, 0x192424c9},       /* DRAM addr and Ctrl Driving Strenght*/
  82         {0x000014C4, 0x0aaa24c9},       /* DRAM Data and DQS Driving Strenght */
  83
  84         {0x0, 0x0}
  85 };
  86
  87 static MV_DRAM_MODES board_ddr_modes[MV_DDR3_MODES_NUMBER] = {
  88         {"theadorable_1333-667", 0x3, 0x5, 0x0, A0, ddr3_theadorable,  NULL},
  89 };
  90
  91 extern MV_SERDES_CHANGE_M_PHY serdes_change_m_phy[];
  92
  93 /*
  94  * Lane0 - PCIE0.0 X1 (to WIFI Module)
  95  * Lane5 - SATA0
  96  * Lane6 - SATA1
  97  * Lane7 - SGMII0 (to Ethernet Phy)
  98  * Lane8-11 - PCIE2.0 X4 (to PEX Switch)
  99  * all other lanes are disabled
 100  */
 101 MV_BIN_SERDES_CFG theadorable_serdes_cfg[] = {
 102         { MV_PEX_ROOT_COMPLEX, 0x22200001, 0x00001111,
 103           { PEX_BUS_MODE_X1, PEX_BUS_DISABLED, PEX_BUS_MODE_X4,
 104             PEX_BUS_DISABLED },
 105           0x0060, serdes_change_m_phy
 106         },
 107 };
 108
 109 MV_DRAM_MODES *ddr3_get_static_ddr_mode(void)
 110 {
 111         /* Only one mode supported for this board */
 112         return &board_ddr_modes[0];
 113 }
 114
 115 MV_BIN_SERDES_CFG *board_serdes_cfg_get(u8 pex_mode)
 116 {
 117         return &theadorable_serdes_cfg[0];
 118 }
 119
 120 int board_early_init_f(void)
 121 {
 122         /* Configure MPP */
 123         writel(0x00000000, MVEBU_MPP_BASE + 0x00);
 124         writel(0x03300000, MVEBU_MPP_BASE + 0x04);
 125         writel(0x00000033, MVEBU_MPP_BASE + 0x08);
 126         writel(0x00000000, MVEBU_MPP_BASE + 0x0c);
 127         writel(0x11110000, MVEBU_MPP_BASE + 0x10);
 128         writel(0x00221100, MVEBU_MPP_BASE + 0x14);
 129         writel(0x00000000, MVEBU_MPP_BASE + 0x18);
 130         writel(0x00000000, MVEBU_MPP_BASE + 0x1c);
 131         writel(0x00000000, MVEBU_MPP_BASE + 0x20);
 132
 133         /* Configure GPIO */
 134         writel(THEADORABLE_GPP_OUT_VAL_LOW, MVEBU_GPIO0_BASE + 0x00);
 135         writel(THEADORABLE_GPP_OUT_ENA_LOW, MVEBU_GPIO0_BASE + 0x04);
 136         writel(THEADORABLE_GPP_OUT_VAL_MID, MVEBU_GPIO1_BASE + 0x00);
 137         writel(THEADORABLE_GPP_OUT_ENA_MID, MVEBU_GPIO1_BASE + 0x04);
 138         writel(THEADORABLE_GPP_OUT_VAL_HIGH, MVEBU_GPIO2_BASE + 0x00);
 139         writel(THEADORABLE_GPP_OUT_ENA_HIGH, MVEBU_GPIO2_BASE + 0x04);
 140
 141         return 0;
 142 }
 143
 144 int board_init(void)
 145 {
 146         int ret;
 147
 148         /* adress of boot parameters */
 149         gd->bd->bi_boot_params = mvebu_sdram_bar(0) + 0x100;
 150
 151         /*
 152          * Map SPI devices via MBUS so that they can be accessed via
 153          * the SPI direct access mode
 154          */
 155         mbus_dt_setup_win(&mbus_state, SPI_BUS0_DEV1_BASE, SPI_BUS0_DEV1_SIZE,
 156                           CPU_TARGET_DEVICEBUS_BOOTROM_SPI, CPU_ATTR_SPI0_CS1);
 157         mbus_dt_setup_win(&mbus_state, SPI_BUS1_DEV2_BASE, SPI_BUS0_DEV1_SIZE,
 158                           CPU_TARGET_DEVICEBUS_BOOTROM_SPI, CPU_ATTR_SPI1_CS2);
 159
 160         /*
 161          * Set RX Channel Control 0 Register:
 162          * Tests have shown, that setting the LPF_COEF from 0 (1/8)
 163          * to 3 (1/1) results in a more stable USB connection.
 164          */
 165         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 1), 0xc);
 166         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 2), 0xc);
 167         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 3), 0xc);
 168
 169         /* Toggle USB power */
 170         ret = gpio_request(GPIO_USB0_PWR_ON, "USB0_PWR_ON");
 171         if (ret < 0)
 172                 return ret;
 173         gpio_direction_output(GPIO_USB0_PWR_ON, 0);
 174         ret = gpio_request(GPIO_USB1_PWR_ON, "USB1_PWR_ON");
 175         if (ret < 0)
 176                 return ret;
 177         gpio_direction_output(GPIO_USB1_PWR_ON, 0);
 178         mdelay(1);
 179         gpio_set_value(GPIO_USB0_PWR_ON, 1);
 180         gpio_set_value(GPIO_USB1_PWR_ON, 1);
 181
 182         return 0;
 183 }
 184
 185 int checkboard(void)
 186 {
 187         puts("Board: theadorable\n");
 188
 189         board_fpga_add();
 190
 191         return 0;
 192 }
 193
 194 #ifdef CONFIG_NET
 195 int board_eth_init(bd_t *bis)
 196 {
 197         cpu_eth_init(bis); /* Built in controller(s) come first */
 198         return pci_eth_init(bis);
 199 }
 200 #endif
 201
 202 int board_video_init(void)
 203 {
 204         struct mvebu_lcd_info lcd_info;
 205
 206         /* Reserved memory area via CONFIG_SYS_MEM_TOP_HIDE */
 207         lcd_info.fb_base        = gd->ram_size;
 208         lcd_info.x_res          = 240;
 209         lcd_info.x_fp           = 1;
 210         lcd_info.x_bp           = 45;
 211         lcd_info.y_res          = 320;
 212         lcd_info.y_fp           = 1;
 213         lcd_info.y_bp           = 3;
 214
 215         return mvebu_lcd_register_init(&lcd_info);
 216 }