board/theadorable/theadorable.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2015-2019 Stefan Roese <sr@denx.de>
   4  */
   5
   6 #include <common.h>
   7 #include <console.h>
   8 #include <i2c.h>
   9 #include <pci.h>
  10 #if !defined(CONFIG_SPL_BUILD)
  11 #include <bootcount.h>
  12 #endif
  13 #include <asm/gpio.h>
  14 #include <asm/io.h>
  15 #include <asm/arch/cpu.h>
  16 #include <asm/arch/soc.h>
  17 #include <linux/crc8.h>
  18 #include <linux/mbus.h>
  19 #ifdef CONFIG_NET
  20 #include <netdev.h>
  21 #endif
  22 #include "theadorable.h"
  23
  24 #include "../drivers/ddr/marvell/axp/ddr3_hw_training.h"
  25 #include "../arch/arm/mach-mvebu/serdes/axp/high_speed_env_spec.h"
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #define MV_USB_PHY_BASE                 (MVEBU_AXP_USB_BASE + 0x800)
  30 #define PHY_CHANNEL_RX_CTRL0_REG(port, chan) \
  31         (MV_USB_PHY_BASE + ((port) << 12) + ((chan) << 6) + 0x8)
  32
  33 #define THEADORABLE_GPP_OUT_ENA_LOW     0x00336780
  34 #define THEADORABLE_GPP_OUT_ENA_MID     0x00003cf0
  35 #define THEADORABLE_GPP_OUT_ENA_HIGH    (~(0x0))
  36
  37 #define THEADORABLE_GPP_OUT_VAL_LOW     0x2c0c983f
  38 #define THEADORABLE_GPP_OUT_VAL_MID     0x0007000c
  39 #define THEADORABLE_GPP_OUT_VAL_HIGH    0x00000000
  40
  41 #define GPIO_USB0_PWR_ON                18
  42 #define GPIO_USB1_PWR_ON                19
  43
  44 #define PEX_SWITCH_NOT_FOUNT_LIMIT      3
  45
  46 #define STM_I2C_BUS     1
  47 #define STM_I2C_ADDR    0x27
  48 #define REBOOT_DELAY    1000            /* reboot-delay in ms */
  49 #define ABORT_TIMEOUT   3000            /* 3 seconds reboot abort timeout */
  50
  51 /* DDR3 static configuration */
  52 static MV_DRAM_MC_INIT ddr3_theadorable[MV_MAX_DDR3_STATIC_SIZE] = {
  53         {0x00001400, 0x7301ca28},       /* DDR SDRAM Configuration Register */
  54         {0x00001404, 0x30000800},       /* Dunit Control Low Register */
  55         {0x00001408, 0x44149887},       /* DDR SDRAM Timing (Low) Register */
  56         {0x0000140C, 0x38d93fc7},       /* DDR SDRAM Timing (High) Register */
  57         {0x00001410, 0x1b100001},       /* DDR SDRAM Address Control Register */
  58         {0x00001424, 0x0000f3ff},       /* Dunit Control High Register */
  59         {0x00001428, 0x000f8830},       /* ODT Timing (Low) Register */
  60         {0x0000142C, 0x014c50f4},       /* DDR3 Timing Register */
  61         {0x0000147C, 0x0000c671},       /* ODT Timing (High) Register */
  62
  63         {0x00001494, 0x00010000},       /* DDR SDRAM ODT Control (Low) Reg */
  64         {0x0000149C, 0x00000001},       /* DDR Dunit ODT Control Register */
  65         {0x000014A0, 0x00000001},       /* DRAM FIFO Control Register */
  66         {0x000014A8, 0x00000101},       /* AXI Control Register */
  67
  68         /*
  69          * DO NOT Modify - Open Mbus Window - 2G - Mbus is required for the
  70          * training sequence
  71          */
  72         {0x000200e8, 0x3fff0e01},
  73         {0x00020184, 0x3fffffe0},       /* Close fast path Window to - 2G */
  74
  75         {0x0001504, 0x7fffffe1},        /* CS0 Size */
  76         {0x000150C, 0x00000000},        /* CS1 Size */
  77         {0x0001514, 0x00000000},        /* CS2 Size */
  78         {0x000151C, 0x00000000},        /* CS3 Size */
  79
  80         {0x00020220, 0x00000007},       /* Reserved */
  81
  82         {0x00001538, 0x00000009},       /* Read Data Sample Delays Register */
  83         {0x0000153C, 0x00000009},       /* Read Data Ready Delay Register */
  84
  85         {0x000015D0, 0x00000650},       /* MR0 */
  86         {0x000015D4, 0x00000044},       /* MR1 */
  87         {0x000015D8, 0x00000010},       /* MR2 */
  88         {0x000015DC, 0x00000000},       /* MR3 */
  89         {0x000015E0, 0x00000001},
  90         {0x000015E4, 0x00203c18},       /* ZQDS Configuration Register */
  91         {0x000015EC, 0xf800a225},       /* DDR PHY */
  92
  93         /* Recommended Settings from Marvell for 4 x 16 bit devices: */
  94         {0x000014C0, 0x192424c9},       /* DRAM addr and Ctrl Driving Strenght*/
  95         {0x000014C4, 0x0aaa24c9},       /* DRAM Data and DQS Driving Strenght */
  96
  97         {0x0, 0x0}
  98 };
  99
 100 static MV_DRAM_MODES board_ddr_modes[MV_DDR3_MODES_NUMBER] = {
 101         {"theadorable_1333-667", 0x3, 0x5, 0x0, A0, ddr3_theadorable,  NULL},
 102 };
 103
 104 extern MV_SERDES_CHANGE_M_PHY serdes_change_m_phy[];
 105
 106 /*
 107  * Lane0 - PCIE0.0 X1 (to WIFI Module)
 108  * Lane5 - SATA0
 109  * Lane6 - SATA1
 110  * Lane7 - SGMII0 (to Ethernet Phy)
 111  * Lane8-11 - PCIE2.0 X4 (to PEX Switch)
 112  * all other lanes are disabled
 113  */
 114 MV_BIN_SERDES_CFG theadorable_serdes_cfg[] = {
 115         { MV_PEX_ROOT_COMPLEX, 0x22200001, 0x00001111,
 116           { PEX_BUS_MODE_X1, PEX_BUS_DISABLED, PEX_BUS_MODE_X4,
 117             PEX_BUS_DISABLED },
 118           0x0060, serdes_change_m_phy
 119         },
 120 };
 121
 122 /*
 123  * Define a board-specific detection pulse-width array for the SerDes PCIe
 124  * interfaces. If not defined in the board code, the default of currently 2
 125  * is used. Values from 0...3 are possible (2 bits).
 126  */
 127 u8 serdes_pex_pulse_width[4] = { 0, 2, 2, 2 };
 128
 129 MV_DRAM_MODES *ddr3_get_static_ddr_mode(void)
 130 {
 131         /* Only one mode supported for this board */
 132         return &board_ddr_modes[0];
 133 }
 134
 135 MV_BIN_SERDES_CFG *board_serdes_cfg_get(void)
 136 {
 137         return &theadorable_serdes_cfg[0];
 138 }
 139
 140 u8 board_sat_r_get(u8 dev_num, u8 reg)
 141 {
 142         /* Bit x enables PCI 2.0 link capabilities instead of PCI 1.x */
 143         return 0xe;     /* PEX port 0 is PCIe Gen1, PEX port 1..3 PCIe Gen2 */
 144 }
 145
 146 int board_early_init_f(void)
 147 {
 148         /* Configure MPP */
 149         writel(0x00000000, MVEBU_MPP_BASE + 0x00);
 150         writel(0x03300000, MVEBU_MPP_BASE + 0x04);
 151         writel(0x00000033, MVEBU_MPP_BASE + 0x08);
 152         writel(0x00000000, MVEBU_MPP_BASE + 0x0c);
 153         writel(0x11110000, MVEBU_MPP_BASE + 0x10);
 154         writel(0x00221100, MVEBU_MPP_BASE + 0x14);
 155         writel(0x00000000, MVEBU_MPP_BASE + 0x18);
 156         writel(0x00000000, MVEBU_MPP_BASE + 0x1c);
 157         writel(0x00000000, MVEBU_MPP_BASE + 0x20);
 158
 159         /* Configure GPIO */
 160         writel(THEADORABLE_GPP_OUT_VAL_LOW, MVEBU_GPIO0_BASE + 0x00);
 161         writel(THEADORABLE_GPP_OUT_ENA_LOW, MVEBU_GPIO0_BASE + 0x04);
 162         writel(THEADORABLE_GPP_OUT_VAL_MID, MVEBU_GPIO1_BASE + 0x00);
 163         writel(THEADORABLE_GPP_OUT_ENA_MID, MVEBU_GPIO1_BASE + 0x04);
 164         writel(THEADORABLE_GPP_OUT_VAL_HIGH, MVEBU_GPIO2_BASE + 0x00);
 165         writel(THEADORABLE_GPP_OUT_ENA_HIGH, MVEBU_GPIO2_BASE + 0x04);
 166
 167         return 0;
 168 }
 169
 170 int board_init(void)
 171 {
 172         int ret;
 173
 174         /* adress of boot parameters */
 175         gd->bd->bi_boot_params = mvebu_sdram_bar(0) + 0x100;
 176
 177         /*
 178          * Map SPI devices via MBUS so that they can be accessed via
 179          * the SPI direct access mode
 180          */
 181         mbus_dt_setup_win(&mbus_state, SPI_BUS0_DEV1_BASE, SPI_BUS0_DEV1_SIZE,
 182                           CPU_TARGET_DEVICEBUS_BOOTROM_SPI, CPU_ATTR_SPI0_CS1);
 183         mbus_dt_setup_win(&mbus_state, SPI_BUS1_DEV2_BASE, SPI_BUS0_DEV1_SIZE,
 184                           CPU_TARGET_DEVICEBUS_BOOTROM_SPI, CPU_ATTR_SPI1_CS2);
 185
 186         /*
 187          * Set RX Channel Control 0 Register:
 188          * Tests have shown, that setting the LPF_COEF from 0 (1/8)
 189          * to 3 (1/1) results in a more stable USB connection.
 190          */
 191         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 1), 0xc);
 192         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 2), 0xc);
 193         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 3), 0xc);
 194
 195         /* Toggle USB power */
 196         ret = gpio_request(GPIO_USB0_PWR_ON, "USB0_PWR_ON");
 197         if (ret < 0)
 198                 return ret;
 199         gpio_direction_output(GPIO_USB0_PWR_ON, 0);
 200         ret = gpio_request(GPIO_USB1_PWR_ON, "USB1_PWR_ON");
 201         if (ret < 0)
 202                 return ret;
 203         gpio_direction_output(GPIO_USB1_PWR_ON, 0);
 204         mdelay(1);
 205         gpio_set_value(GPIO_USB0_PWR_ON, 1);
 206         gpio_set_value(GPIO_USB1_PWR_ON, 1);
 207
 208         return 0;
 209 }
 210
 211 int checkboard(void)
 212 {
 213         board_fpga_add();
 214
 215         return 0;
 216 }
 217
 218 #ifdef CONFIG_NET
 219 int board_eth_init(bd_t *bis)
 220 {
 221         cpu_eth_init(bis); /* Built in controller(s) come first */
 222         return pci_eth_init(bis);
 223 }
 224 #endif
 225
 226 #if !defined(CONFIG_SPL_BUILD) && defined(CONFIG_BOARD_LATE_INIT)
 227 int board_late_init(void)
 228 {
 229         pci_dev_t bdf;
 230         ulong bootcount;
 231
 232         /*
 233          * Check if the PEX switch is detected (somtimes its not available
 234          * on the PCIe bus). In this case, try to recover by issuing a
 235          * soft-reset or even a power-cycle, depending on the bootcounter
 236          * value.
 237          */
 238         bdf = pci_find_device(PCI_VENDOR_ID_PLX, 0x8619, 0);
 239         if (bdf == -1) {
 240                 unsigned long start_time = get_timer(0);
 241                 u8 i2c_buf[8];
 242                 int ret;
 243
 244                 /* PEX switch not found! */
 245                 bootcount = bootcount_load();
 246                 printf("Failed to find PLX PEX-switch (bootcount=%ld)\n",
 247                        bootcount);
 248
 249                 /*
 250                  * The user can exit this boot-loop in the error case by
 251                  * hitting Ctrl-C. So wait some time for this key here.
 252                  */
 253                 printf("Continue booting with Ctrl-C, otherwise rebooting\n");
 254                 do {
 255                         /* Handle control-c and timeouts */
 256                         if (ctrlc()) {
 257                                 printf("PEX error boot-loop aborted!\n");
 258                                 return 0;
 259                         }
 260                 } while (get_timer(start_time) < ABORT_TIMEOUT);
 261
 262
 263                 /*
 264                  * At this stage the bootcounter has not been incremented
 265                  * yet. We need to do this manually here to get an actually
 266                  * working bootcounter in this error case.
 267                  */
 268                 bootcount_inc();
 269
 270                 if (bootcount > PEX_SWITCH_NOT_FOUNT_LIMIT) {
 271                         printf("Issuing power-switch via uC!\n");
 272
 273                         printf("Issuing power-switch via uC!\n");
 274                         i2c_set_bus_num(STM_I2C_BUS);
 275                         i2c_buf[0] = STM_I2C_ADDR << 1;
 276                         i2c_buf[1] = 0xc5;      /* cmd */
 277                         i2c_buf[2] = 0x01;      /* enable */
 278                         /* Delay before reboot */
 279                         i2c_buf[3] = REBOOT_DELAY & 0x00ff;
 280                         i2c_buf[4] = (REBOOT_DELAY & 0xff00) >> 8;
 281                         /* Delay before shutdown */
 282                         i2c_buf[5] = 0x00;
 283                         i2c_buf[6] = 0x00;
 284                         i2c_buf[7] = crc8(0x72, &i2c_buf[0], 7);
 285
 286                         ret = i2c_write(STM_I2C_ADDR, 0, 0, &i2c_buf[1], 7);
 287                         if (ret) {
 288                                 printf("I2C write error (ret=%d)\n", ret);
 289                                 printf("Issuing soft-reset...\n");
 290                                 /* default handling: SOFT reset */
 291                                 do_reset(NULL, 0, 0, NULL);
 292                         }
 293
 294                         /* Wait for power-cycle to occur... */
 295                         printf("Waiting for power-cycle via uC...\n");
 296                         while (1)
 297                                 ;
 298                 } else {
 299                         printf("Issuing soft-reset...\n");
 300                         /* default handling: SOFT reset */
 301                         do_reset(NULL, 0, 0, NULL);
 302                 }
 303         }
 304
 305         return 0;
 306 }
 307 #endif
 308
 309 #if !defined(CONFIG_SPL_BUILD) && defined(CONFIG_PCI)
 310 int do_pcie_test(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 311 {
 312         pci_dev_t bdf;
 313         u16 ven_id, dev_id;
 314
 315         if (argc != 3)
 316                 return cmd_usage(cmdtp);
 317
 318         ven_id = simple_strtoul(argv[1], NULL, 16);
 319         dev_id = simple_strtoul(argv[2], NULL, 16);
 320
 321         printf("Checking for PCIe device: VendorID 0x%04x, DeviceId 0x%04x\n",
 322                ven_id, dev_id);
 323
 324         /*
 325          * Check if the PCIe device is detected (somtimes its not available
 326          * on the PCIe bus)
 327          */
 328         bdf = pci_find_device(ven_id, dev_id, 0);
 329         if (bdf == -1) {
 330                 /* PCIe device not found! */
 331                 printf("Failed to find PCIe device\n");
 332         } else {
 333                 /* PCIe device found! */
 334                 printf("PCIe device found, resetting board...\n");
 335
 336                 /* default handling: SOFT reset */
 337                 do_reset(NULL, 0, 0, NULL);
 338         }
 339
 340         return 0;
 341 }
 342
 343 U_BOOT_CMD(
 344         pcie,   3,   0,     do_pcie_test,
 345         "Test for presence of a PCIe device",
 346         "<VendorID> <DeviceID>"
 347 );
 348 #endif