board/renesas/lager/lager.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * board/renesas/lager/lager.c
   4  *     This file is lager board support.
   5  *
   6  * Copyright (C) 2013 Renesas Electronics Corporation
   7  * Copyright (C) 2013 Nobuhiro Iwamatsu <nobuhiro.iwamatsu.yj@renesas.com>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <env.h>
  13 #include <env_internal.h>
  14 #include <hang.h>
  15 #include <malloc.h>
  16 #include <netdev.h>
  17 #include <dm.h>
  18 #include <dm/platform_data/serial_sh.h>
  19 #include <asm/processor.h>
  20 #include <asm/mach-types.h>
  21 #include <asm/io.h>
  22 #include <linux/errno.h>
  23 #include <asm/arch/sys_proto.h>
  24 #include <asm/gpio.h>
  25 #include <asm/arch/rmobile.h>
  26 #include <asm/arch/rcar-mstp.h>
  27 #include <asm/arch/mmc.h>
  28 #include <asm/arch/sh_sdhi.h>
  29 #include <miiphy.h>
  30 #include <i2c.h>
  31 #include <mmc.h>
  32 #include "qos.h"
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  37 void s_init(void)
  38 {
  39         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  40         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  41
  42         /* Watchdog init */
  43         writel(0xA5A5A500, &rwdt->rwtcsra);
  44         writel(0xA5A5A500, &swdt->swtcsra);
  45
  46         /* CPU frequency setting. Set to 1.4GHz */
  47         if (rmobile_get_cpu_rev_integer() >= R8A7790_CUT_ES2X) {
  48                 u32 stat = 0;
  49                 u32 stc = ((1400 / CLK2MHZ(CONFIG_SYS_CLK_FREQ)) - 1)
  50                         << PLL0_STC_BIT;
  51                 clrsetbits_le32(PLL0CR, PLL0_STC_MASK, stc);
  52
  53                 do {
  54                         stat = readl(PLLECR) & PLL0ST;
  55                 } while (stat == 0x0);
  56         }
  57
  58         /* QoS(Quality-of-Service) Init */
  59         qos_init();
  60 }
  61
  62 #define TMU0_MSTP125    BIT(25)
  63
  64 #define SD1CKCR         0xE6150078
  65 #define SD2CKCR         0xE615026C
  66 #define SD_97500KHZ     0x7
  67
  68 int board_early_init_f(void)
  69 {
  70         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125);
  71
  72         /*
  73          * SD0 clock is set to 97.5MHz by default.
  74          * Set SD1 and SD2 to the 97.5MHz as well.
  75          */
  76         writel(SD_97500KHZ, SD1CKCR);
  77         writel(SD_97500KHZ, SD2CKCR);
  78
  79         return 0;
  80 }
  81
  82 #define ETHERNET_PHY_RESET      185     /* GPIO 5 31 */
  83
  84 int board_init(void)
  85 {
  86         /* adress of boot parameters */
  87         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  88
  89         /* Force ethernet PHY out of reset */
  90         gpio_request(ETHERNET_PHY_RESET, "phy_reset");
  91         gpio_direction_output(ETHERNET_PHY_RESET, 0);
  92         mdelay(10);
  93         gpio_direction_output(ETHERNET_PHY_RESET, 1);
  94
  95         return 0;
  96 }
  97
  98 int dram_init(void)
  99 {
 100         if (fdtdec_setup_mem_size_base() != 0)
 101                 return -EINVAL;
 102
 103         return 0;
 104 }
 105
 106 int dram_init_banksize(void)
 107 {
 108         fdtdec_setup_memory_banksize();
 109
 110         return 0;
 111 }
 112
 113 /* KSZ8041NL/RNL */
 114 #define PHY_CONTROL1            0x1E
 115 #define PHY_LED_MODE            0xC000
 116 #define PHY_LED_MODE_ACK        0x4000
 117 int board_phy_config(struct phy_device *phydev)
 118 {
 119         int ret = phy_read(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1);
 120         ret &= ~PHY_LED_MODE;
 121         ret |= PHY_LED_MODE_ACK;
 122         ret = phy_write(phydev, MDIO_DEVAD_NONE, PHY_CONTROL1, (u16)ret);
 123
 124         return 0;
 125 }
 126
 127 void reset_cpu(ulong addr)
 128 {
 129         struct udevice *dev;
 130         const u8 pmic_bus = 2;
 131         const u8 pmic_addr = 0x58;
 132         u8 data;
 133         int ret;
 134
 135         ret = i2c_get_chip_for_busnum(pmic_bus, pmic_addr, 1, &dev);
 136         if (ret)
 137                 hang();
 138
 139         ret = dm_i2c_read(dev, 0x13, &data, 1);
 140         if (ret)
 141                 hang();
 142
 143         data |= BIT(1);
 144
 145         ret = dm_i2c_write(dev, 0x13, &data, 1);
 146         if (ret)
 147                 hang();
 148 }
 149
 150 enum env_location env_get_location(enum env_operation op, int prio)
 151 {
 152         const u32 load_magic = 0xb33fc0de;
 153
 154         /* Block environment access if loaded using JTAG */
 155         if ((readl(CONFIG_SPL_TEXT_BASE + 0x24) == load_magic) &&
 156             (op != ENVOP_INIT))
 157                 return ENVL_UNKNOWN;
 158
 159         if (prio)
 160                 return ENVL_UNKNOWN;
 161
 162         return ENVL_SPI_FLASH;
 163 }