board/gdsys/compactcenter/compactcenter.c

   1 /*
   2  * (C) Copyright 2009
   3  * Dirk Eibach,  Guntermann & Drunck GmbH, eibach@gdsys.de
   4  *
   5  * Based on board/amcc/canyonlands/canyonlands.c
   6  * (C) Copyright 2008
   7  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <common.h>
  26 #include <ppc440.h>
  27 #include <libfdt.h>
  28 #include <fdt_support.h>
  29 #include <i2c.h>
  30 #include <asm/processor.h>
  31 #include <asm/io.h>
  32 #include <asm/mmu.h>
  33 #include <asm/4xx_pcie.h>
  34 #include <asm/gpio.h>
  35
  36 extern flash_info_t flash_info[CONFIG_SYS_MAX_FLASH_BANKS];
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 #define CONFIG_SYS_BCSR3_PCIE           0x10
  41
  42 int board_early_init_f(void)
  43 {
  44         u32 pvr = get_pvr();
  45
  46         /*
  47          * Setup the interrupt controller polarities, triggers, etc.
  48          */
  49         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  50         mtdcr(uic0er, 0x00000000);      /* disable all */
  51         mtdcr(uic0cr, 0x00000005);      /* ATI & UIC1 crit are critical */
  52         mtdcr(uic0pr, 0xffffffff);      /* per ref-board manual */
  53         mtdcr(uic0tr, 0x00000000);      /* per ref-board manual */
  54         mtdcr(uic0vr, 0x00000000);      /* int31 highest, base=0x000 */
  55         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  56
  57         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  58         mtdcr(uic1er, 0x00000000);      /* disable all */
  59         mtdcr(uic1cr, 0x00000000);      /* all non-critical */
  60         mtdcr(uic1pr, 0xffffffff);      /* per ref-board manual */
  61         mtdcr(uic1tr, 0x00000000);      /* per ref-board manual */
  62         mtdcr(uic1vr, 0x00000000);      /* int31 highest, base=0x000 */
  63         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  64
  65         mtdcr(uic2sr, 0xffffffff);      /* clear all */
  66         mtdcr(uic2er, 0x00000000);      /* disable all */
  67         mtdcr(uic2cr, 0x00000000);      /* all non-critical */
  68         mtdcr(uic2pr, 0xffffffff);      /* per ref-board manual */
  69         mtdcr(uic2tr, 0x00000000);      /* per ref-board manual */
  70         mtdcr(uic2vr, 0x00000000);      /* int31 highest, base=0x000 */
  71         mtdcr(uic2sr, 0xffffffff);      /* clear all */
  72
  73         mtdcr(uic3sr, 0xffffffff);      /* clear all */
  74         mtdcr(uic3er, 0x00000000);      /* disable all */
  75         mtdcr(uic3cr, 0x00000000);      /* all non-critical */
  76         mtdcr(uic3pr, 0xffffffff);      /* per ref-board manual */
  77         mtdcr(uic3tr, 0x00000000);      /* per ref-board manual */
  78         mtdcr(uic3vr, 0x00000000);      /* int31 highest, base=0x000 */
  79         mtdcr(uic3sr, 0xffffffff);      /* clear all */
  80
  81         /*
  82          * Configure PFC (Pin Function Control) registers
  83          * enable GPIO 49-63
  84          * UART0: 4 pins
  85          */
  86         mtsdr(SDR0_PFC0, 0x00007fff);
  87         mtsdr(SDR0_PFC1, 0x00040000);
  88
  89         /* Enable PCI host functionality in SDR0_PCI0 */
  90         mtsdr(SDR0_PCI0, 0xe0000000);
  91
  92         mtsdr(SDR0_SRST1, 0);   /* Pull AHB out of reset default=1 */
  93
  94         /* Setup PLB4-AHB bridge based on the system address map */
  95         mtdcr(AHB_TOP, 0x8000004B);
  96         mtdcr(AHB_BOT, 0x8000004B);
  97
  98         if ((pvr == PVR_460EX_RA) || (pvr == PVR_460EX_SE_RA)) {
  99                 /*
 100                  * Configure USB-STP pins as alternate and not GPIO
 101                  * It seems to be neccessary to configure the STP pins as GPIO
 102                  * input at powerup (perhaps while USB reset is asserted). So
 103                  * we configure those pins to their "real" function now.
 104                  */
 105                 gpio_config(16, GPIO_OUT, GPIO_ALT1, GPIO_OUT_1);
 106                 gpio_config(19, GPIO_OUT, GPIO_ALT1, GPIO_OUT_1);
 107         }
 108
 109         /* Trigger board component reset */
 110         out_le16((void *)CONFIG_SYS_IO_BASE, 0xffff);
 111         out_le16((void *)CONFIG_SYS_IO_BASE + 0x100, 0xffff);
 112         udelay(50);
 113         out_le16((void *)CONFIG_SYS_IO_BASE, 0xffbf);
 114         out_le16((void *)CONFIG_SYS_IO_BASE + 0x100, 0xffbf);
 115         udelay(50);
 116         out_le16((void *)CONFIG_SYS_IO_BASE, 0xffff);
 117         out_le16((void *)CONFIG_SYS_IO_BASE + 0x100, 0xffff);
 118
 119         return 0;
 120 }
 121
 122 int get_cpu_num(void)
 123 {
 124         int cpu = NA_OR_UNKNOWN_CPU;
 125
 126         return cpu;
 127 }
 128
 129 int checkboard(void)
 130 {
 131         char *s = getenv("serial#");
 132
 133 #ifdef CONFIG_DEVCONCENTER
 134         printf("Board: DevCon-Center");
 135 #else
 136         printf("Board: CompactCenter");
 137 #endif
 138
 139         if (s != NULL) {
 140                 puts(", serial# ");
 141                 puts(s);
 142         }
 143         putc('\n');
 144
 145         return 0;
 146 }
 147
 148 /*
 149  *  pci_target_init
 150  *
 151  *      The bootstrap configuration provides default settings for the pci
 152  *      inbound map (PIM). But the bootstrap config choices are limited and
 153  *      may not be sufficient for a given board.
 154  */
 155 #if defined(CONFIG_PCI) && defined(CONFIG_SYS_PCI_TARGET_INIT)
 156 void pci_target_init(struct pci_controller *hose)
 157 {
 158         /*
 159          * Disable everything
 160          */
 161         out_le32((void *)PCIX0_PIM0SA, 0); /* disable */
 162         out_le32((void *)PCIX0_PIM1SA, 0); /* disable */
 163         out_le32((void *)PCIX0_PIM2SA, 0); /* disable */
 164         out_le32((void *)PCIX0_EROMBA, 0); /* disable expansion rom */
 165
 166         /*
 167          * Map all of SDRAM to PCI address 0x0000_0000. Note that the 440
 168          * strapping options to not support sizes such as 128/256 MB.
 169          */
 170         out_le32((void *)PCIX0_PIM0LAL, CONFIG_SYS_SDRAM_BASE);
 171         out_le32((void *)PCIX0_PIM0LAH, 0);
 172         out_le32((void *)PCIX0_PIM0SA, ~(gd->ram_size - 1) | 1);
 173         out_le32((void *)PCIX0_BAR0, 0);
 174
 175         /*
 176          * Program the board's subsystem id/vendor id
 177          */
 178         out_le16((void *)PCIX0_SBSYSVID, CONFIG_SYS_PCI_SUBSYS_VENDORID);
 179         out_le16((void *)PCIX0_SBSYSID, CONFIG_SYS_PCI_SUBSYS_DEVICEID);
 180
 181         out_le16((void *)PCIX0_CMD, in16r(PCIX0_CMD) | PCI_COMMAND_MEMORY);
 182 }
 183 #endif  /* defined(CONFIG_PCI) && defined(CONFIG_SYS_PCI_TARGET_INIT) */
 184
 185 #if defined(CONFIG_PCI)
 186 /*
 187  * is_pci_host
 188  *
 189  * This routine is called to determine if a pci scan should be
 190  * performed. With various hardware environments (especially cPCI and
 191  * PPMC) it's insufficient to depend on the state of the arbiter enable
 192  * bit in the strap register, or generic host/adapter assumptions.
 193  *
 194  * Rather than hard-code a bad assumption in the general 440 code, the
 195  * 440 pci code requires the board to decide at runtime.
 196  *
 197  * Return 0 for adapter mode, non-zero for host (monarch) mode.
 198  */
 199 int is_pci_host(struct pci_controller *hose)
 200 {
 201         /* Board is always configured as host. */
 202         return 1;
 203 }
 204 #endif /* CONFIG_PCI */
 205
 206 int board_early_init_r(void)
 207 {
 208         /*
 209          * CompactCenter has 64MBytes, DevCon-Center 128MBytes of NOR FLASH
 210          * (Spansion 29GL512), but the boot EBC mapping only supports a maximum
 211          * of 16MBytes (4.ff00.0000 - 4.ffff.ffff).
 212          * To solve this problem, the FLASH has to get remapped to another
 213          * EBC address which accepts bigger regions:
 214          *
 215          * 0xfn00.0000 -> 4.cn00.0000
 216          */
 217
 218         u32 bxcr_bw = (CONFIG_SYS_FLASH_SIZE == 128 << 20) ?
 219                 EBC_BXCR_BS_128MB : EBC_BXCR_BS_64MB;
 220
 221         /* Remap the NOR FLASH to 0xcn00.0000 ... 0xcfff.ffff */
 222         mtebc(pb0cr, CONFIG_SYS_FLASH_BASE_PHYS_L
 223                 | bxcr_bw
 224                 | EBC_BXCR_BU_RW
 225                 | EBC_BXCR_BW_16BIT);
 226
 227         /* Remove TLB entry of boot EBC mapping */
 228         remove_tlb(CONFIG_SYS_BOOT_BASE_ADDR, 16 << 20);
 229
 230         /* Add TLB entry for 0xfn00.0000 -> 0x4.cn00.0000 */
 231         program_tlb(CONFIG_SYS_FLASH_BASE_PHYS, CONFIG_SYS_FLASH_BASE,
 232                         CONFIG_SYS_FLASH_SIZE, TLB_WORD2_I_ENABLE);
 233
 234         /*
 235          * Now accessing of the whole 64Mbytes of NOR FLASH at virtual address
 236          * 0xfc00.0000 is possible
 237          */
 238
 239         /*
 240          * Clear potential errors resulting from auto-calibration.
 241          * If not done, then we could get an interrupt later on when
 242          * exceptions are enabled.
 243          */
 244         set_mcsr(get_mcsr());
 245
 246         return 0;
 247 }
 248
 249 int misc_init_r(void)
 250 {
 251         u32 sdr0_srst1 = 0;
 252         u32 eth_cfg;
 253         u32 pvr = get_pvr();
 254
 255         /*
 256          * Set EMAC mode/configuration (GMII, SGMII, RGMII...).
 257          * This is board specific, so let's do it here.
 258          */
 259         mfsdr(SDR0_ETH_CFG, eth_cfg);
 260         /* disable SGMII mode */
 261         eth_cfg &= ~(SDR0_ETH_CFG_SGMII2_ENABLE |
 262                      SDR0_ETH_CFG_SGMII1_ENABLE |
 263                      SDR0_ETH_CFG_SGMII0_ENABLE);
 264         /* Set the for 2 RGMII mode */
 265         /* GMC0 EMAC4_0, GMC0 EMAC4_1, RGMII Bridge 0 */
 266         eth_cfg &= ~SDR0_ETH_CFG_GMC0_BRIDGE_SEL;
 267         if ((pvr == PVR_460EX_RA) || (pvr == PVR_460EX_SE_RA))
 268                 eth_cfg |= SDR0_ETH_CFG_GMC1_BRIDGE_SEL;
 269         else
 270                 eth_cfg &= ~SDR0_ETH_CFG_GMC1_BRIDGE_SEL;
 271         mtsdr(SDR0_ETH_CFG, eth_cfg);
 272
 273         /*
 274          * The AHB Bridge core is held in reset after power-on or reset
 275          * so enable it now
 276          */
 277         mfsdr(SDR0_SRST1, sdr0_srst1);
 278         sdr0_srst1 &= ~SDR0_SRST1_AHB;
 279         mtsdr(SDR0_SRST1, sdr0_srst1);
 280
 281         return 0;
 282 }
 283
 284 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 285 extern void __ft_board_setup(void *blob, bd_t *bd);
 286
 287 void ft_board_setup(void *blob, bd_t *bd)
 288 {
 289         __ft_board_setup(blob, bd);
 290
 291         fdt_find_and_setprop(blob, "/plb/pciex@d00000000", "status",
 292                              "disabled", sizeof("disabled"), 1);
 293
 294         fdt_find_and_setprop(blob, "/plb/sata@bffd1000", "status",
 295                              "disabled", sizeof("disabled"), 1);
 296 }
 297 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */