board/freescale/p2020ds/p2020ds.c

   1 /*
   2  * Copyright 2007-2010 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24 #include <command.h>
  25 #include <pci.h>
  26 #include <asm/processor.h>
  27 #include <asm/mmu.h>
  28 #include <asm/cache.h>
  29 #include <asm/immap_85xx.h>
  30 #include <asm/fsl_pci.h>
  31 #include <asm/fsl_ddr_sdram.h>
  32 #include <asm/io.h>
  33 #include <asm/fsl_serdes.h>
  34 #include <miiphy.h>
  35 #include <libfdt.h>
  36 #include <fdt_support.h>
  37 #include <tsec.h>
  38 #include <asm/fsl_law.h>
  39 #include <asm/mp.h>
  40 #include <netdev.h>
  41
  42 #include "../common/ngpixis.h"
  43 #include "../common/sgmii_riser.h"
  44
  45 DECLARE_GLOBAL_DATA_PTR;
  46
  47 phys_size_t fixed_sdram(void);
  48
  49 int checkboard(void)
  50 {
  51         u8 sw;
  52
  53         puts("Board: P2020DS ");
  54 #ifdef CONFIG_PHYS_64BIT
  55         puts("(36-bit addrmap) ");
  56 #endif
  57
  58         printf("Sys ID: 0x%02x, Sys Ver: 0x%02x, FPGA Ver: 0x%02x, ",
  59                 in_8(&pixis->id), in_8(&pixis->arch), in_8(&pixis->scver));
  60
  61         sw = in_8(&PIXIS_SW(PIXIS_LBMAP_SWITCH));
  62         sw = (sw & PIXIS_LBMAP_MASK) >> PIXIS_LBMAP_SHIFT;
  63
  64         if (sw < 0x8)
  65                 /* The lower two bits are the actual vbank number */
  66                 printf("vBank: %d\n", sw & 3);
  67         else
  68                 puts("Promjet\n");
  69
  70         return 0;
  71 }
  72
  73 phys_size_t initdram(int board_type)
  74 {
  75         phys_size_t dram_size = 0;
  76
  77         puts("Initializing....");
  78
  79 #ifdef CONFIG_DDR_SPD
  80         dram_size = fsl_ddr_sdram();
  81 #else
  82         dram_size = fixed_sdram();
  83
  84         if (set_ddr_laws(CONFIG_SYS_DDR_SDRAM_BASE,
  85                          dram_size,
  86                          LAW_TRGT_IF_DDR) < 0) {
  87                 printf("ERROR setting Local Access Windows for DDR\n");
  88                 return 0;
  89         };
  90 #endif
  91         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
  92         dram_size *= 0x100000;
  93
  94         puts("    DDR: ");
  95         return dram_size;
  96 }
  97
  98 #if !defined(CONFIG_DDR_SPD)
  99 /*
 100  * Fixed sdram init -- doesn't use serial presence detect.
 101  */
 102
 103 phys_size_t fixed_sdram(void)
 104 {
 105         volatile ccsr_ddr_t *ddr = (ccsr_ddr_t *)CONFIG_SYS_MPC85xx_DDR_ADDR;
 106         uint d_init;
 107
 108         ddr->cs0_config = CONFIG_SYS_DDR_CS0_CONFIG;
 109         ddr->timing_cfg_3 = CONFIG_SYS_DDR_TIMING_3;
 110         ddr->timing_cfg_0 = CONFIG_SYS_DDR_TIMING_0;
 111         ddr->sdram_mode = CONFIG_SYS_DDR_MODE_1;
 112         ddr->sdram_mode_2 = CONFIG_SYS_DDR_MODE_2;
 113         ddr->sdram_md_cntl = CONFIG_SYS_DDR_MODE_CTRL;
 114         ddr->sdram_interval = CONFIG_SYS_DDR_INTERVAL;
 115         ddr->sdram_data_init = CONFIG_SYS_DDR_DATA_INIT;
 116         ddr->sdram_clk_cntl = CONFIG_SYS_DDR_CLK_CTRL;
 117         ddr->sdram_cfg_2 = CONFIG_SYS_DDR_CONTROL2;
 118         ddr->ddr_zq_cntl = CONFIG_SYS_DDR_ZQ_CNTL;
 119         ddr->ddr_wrlvl_cntl = CONFIG_SYS_DDR_WRLVL_CNTL;
 120         ddr->ddr_cdr1 = CONFIG_SYS_DDR_CDR1;
 121         ddr->timing_cfg_4 = CONFIG_SYS_DDR_TIMING_4;
 122         ddr->timing_cfg_5 = CONFIG_SYS_DDR_TIMING_5;
 123
 124         if (!strcmp("performance", getenv("perf_mode"))) {
 125                 /* Performance Mode Values */
 126
 127                 ddr->cs1_config = CONFIG_SYS_DDR_CS1_CONFIG_PERF;
 128                 ddr->cs0_bnds = CONFIG_SYS_DDR_CS0_BNDS_PERF;
 129                 ddr->cs1_bnds = CONFIG_SYS_DDR_CS1_BNDS_PERF;
 130                 ddr->timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1_PERF;
 131                 ddr->timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2_PERF;
 132
 133                 asm("sync;isync");
 134
 135                 udelay(500);
 136
 137                 ddr->sdram_cfg = CONFIG_SYS_DDR_CONTROL_PERF;
 138         } else {
 139                 /* Stable Mode Values */
 140
 141                 ddr->cs1_config = CONFIG_SYS_DDR_CS1_CONFIG;
 142                 ddr->cs0_bnds = CONFIG_SYS_DDR_CS0_BNDS;
 143                 ddr->cs1_bnds = CONFIG_SYS_DDR_CS1_BNDS;
 144                 ddr->timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
 145                 ddr->timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
 146
 147                 /* ECC will be assumed in stable mode */
 148                 ddr->err_int_en = CONFIG_SYS_DDR_ERR_INT_EN;
 149                 ddr->err_disable = CONFIG_SYS_DDR_ERR_DIS;
 150                 ddr->err_sbe = CONFIG_SYS_DDR_SBE;
 151
 152                 asm("sync;isync");
 153
 154                 udelay(500);
 155
 156                 ddr->sdram_cfg = CONFIG_SYS_DDR_CONTROL;
 157         }
 158
 159 #if defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 160         d_init = 1;
 161         debug("DDR - 1st controller: memory initializing\n");
 162         /*
 163          * Poll until memory is initialized.
 164          * 512 Meg at 400 might hit this 200 times or so.
 165          */
 166         while ((ddr->sdram_cfg_2 & (d_init << 4)) != 0)
 167                 udelay(1000);
 168         debug("DDR: memory initialized\n\n");
 169         asm("sync; isync");
 170         udelay(500);
 171 #endif
 172
 173         return CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 174 }
 175
 176 #endif
 177
 178 #ifdef CONFIG_PCIE1
 179 static struct pci_controller pcie1_hose;
 180 #endif
 181
 182 #ifdef CONFIG_PCIE2
 183 static struct pci_controller pcie2_hose;
 184 #endif
 185
 186 #ifdef CONFIG_PCIE3
 187 static struct pci_controller pcie3_hose;
 188 #endif
 189
 190 #ifdef CONFIG_PCI
 191 void pci_init_board(void)
 192 {
 193         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 194         struct fsl_pci_info pci_info[3];
 195         u32 devdisr, pordevsr, io_sel;
 196         int first_free_busno = 0;
 197         int num = 0;
 198
 199         int pcie_ep, pcie_configured;
 200
 201         devdisr = in_be32(&gur->devdisr);
 202         pordevsr = in_be32(&gur->pordevsr);
 203         io_sel = (pordevsr & MPC85xx_PORDEVSR_IO_SEL) >> 19;
 204
 205         debug ("   pci_init_board: devdisr=%x, io_sel=%x\n", devdisr, io_sel);
 206
 207         if (!(pordevsr & MPC85xx_PORDEVSR_SGMII2_DIS))
 208                 printf("eTSEC2 is in sgmii mode.\n");
 209         if (!(pordevsr & MPC85xx_PORDEVSR_SGMII3_DIS))
 210                 printf("eTSEC3 is in sgmii mode.\n");
 211
 212         puts("\n");
 213 #ifdef CONFIG_PCIE2
 214         pcie_configured = is_serdes_configured(PCIE2);
 215
 216         if (pcie_configured && !(devdisr & MPC85xx_DEVDISR_PCIE2)) {
 217                 SET_STD_PCIE_INFO(pci_info[num], 2);
 218                 pcie_ep = fsl_setup_hose(&pcie2_hose, pci_info[num].regs);
 219                 printf("PCIE2: connected to ULI as %s (base addr %lx)\n",
 220                         pcie_ep ? "Endpoint" : "Root Complex",
 221                         pci_info[num].regs);
 222                 first_free_busno = fsl_pci_init_port(&pci_info[num++],
 223                                         &pcie2_hose, first_free_busno);
 224
 225                 /*
 226                  * The workaround doesn't work on p2020 because the location
 227                  * we try and read isn't valid on p2020, fix this later
 228                  */
 229 #if 0
 230                 /*
 231                  * Activate ULI1575 legacy chip by performing a fake
 232                  * memory access.  Needed to make ULI RTC work.
 233                  * Device 1d has the first on-board memory BAR.
 234                  */
 235
 236                 pci_hose_read_config_dword(hose, PCI_BDF(2, 0x1d, 0),
 237                                 PCI_BASE_ADDRESS_1, &temp32);
 238                 if (temp32 >= CONFIG_SYS_PCIE3_MEM_BUS) {
 239                         void *p = pci_mem_to_virt(PCI_BDF(2, 0x1d, 0),
 240                                                         temp32, 4, 0);
 241                         debug(" uli1575 read to %p\n", p);
 242                         in_be32(p);
 243                 }
 244 #endif
 245         } else {
 246                 printf("PCIE2: disabled\n");
 247         }
 248         puts("\n");
 249 #else
 250         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCIE2); /* disable */
 251 #endif
 252
 253 #ifdef CONFIG_PCIE3
 254         pcie_configured = is_serdes_configured(PCIE3);
 255
 256         if (pcie_configured && !(devdisr & MPC85xx_DEVDISR_PCIE3)) {
 257                 SET_STD_PCIE_INFO(pci_info[num], 3);
 258                 pcie_ep = fsl_setup_hose(&pcie3_hose, pci_info[num].regs);
 259                 printf("PCIE3: connected to Slot 1 as %s (base addr %lx)\n",
 260                         pcie_ep ? "Endpoint" : "Root Complex",
 261                         pci_info[num].regs);
 262                 first_free_busno = fsl_pci_init_port(&pci_info[num++],
 263                                         &pcie3_hose, first_free_busno);
 264         } else {
 265                 printf("PCIE3: disabled\n");
 266         }
 267         puts("\n");
 268 #else
 269         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCIE3); /* disable */
 270 #endif
 271
 272 #ifdef CONFIG_PCIE1
 273         pcie_configured = is_serdes_configured(PCIE1);
 274
 275         if (pcie_configured && !(devdisr & MPC85xx_DEVDISR_PCIE)) {
 276                 SET_STD_PCIE_INFO(pci_info[num], 1);
 277                 pcie_ep = fsl_setup_hose(&pcie1_hose, pci_info[num].regs);
 278                 printf("PCIE1: connected to Slot 2 as %s (base addr %lx)\n",
 279                         pcie_ep ? "Endpoint" : "Root Complex",
 280                         pci_info[num].regs);
 281                 first_free_busno = fsl_pci_init_port(&pci_info[num++],
 282                                         &pcie1_hose, first_free_busno);
 283         } else {
 284                 printf("PCIE1: disabled\n");
 285         }
 286         puts("\n");
 287 #else
 288         setbits_be32(&gur->devdisr, MPC85xx_DEVDISR_PCIE); /* disable */
 289 #endif
 290 }
 291 #endif
 292
 293 int board_early_init_r(void)
 294 {
 295         const unsigned int flashbase = CONFIG_SYS_FLASH_BASE;
 296         const u8 flash_esel = find_tlb_idx((void *)flashbase, 1);
 297
 298         /*
 299          * Remap Boot flash + PROMJET region to caching-inhibited
 300          * so that flash can be erased properly.
 301          */
 302
 303         /* Flush d-cache and invalidate i-cache of any FLASH data */
 304         flush_dcache();
 305         invalidate_icache();
 306
 307         /* invalidate existing TLB entry for flash + promjet */
 308         disable_tlb(flash_esel);
 309
 310         set_tlb(1, flashbase, CONFIG_SYS_FLASH_BASE_PHYS,
 311                         MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G,
 312                         0, flash_esel, BOOKE_PAGESZ_256M, 1);
 313
 314         return 0;
 315 }
 316
 317 #ifdef CONFIG_TSEC_ENET
 318 int board_eth_init(bd_t *bis)
 319 {
 320         struct tsec_info_struct tsec_info[4];
 321         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 322         int num = 0;
 323
 324 #ifdef CONFIG_TSEC1
 325         SET_STD_TSEC_INFO(tsec_info[num], 1);
 326         num++;
 327 #endif
 328 #ifdef CONFIG_TSEC2
 329         SET_STD_TSEC_INFO(tsec_info[num], 2);
 330         if (!(gur->pordevsr & MPC85xx_PORDEVSR_SGMII2_DIS))
 331                 tsec_info[num].flags |= TSEC_SGMII;
 332         num++;
 333 #endif
 334 #ifdef CONFIG_TSEC3
 335         SET_STD_TSEC_INFO(tsec_info[num], 3);
 336         if (!(gur->pordevsr & MPC85xx_PORDEVSR_SGMII3_DIS))
 337                 tsec_info[num].flags |= TSEC_SGMII;
 338         num++;
 339 #endif
 340
 341         if (!num) {
 342                 printf("No TSECs initialized\n");
 343
 344                 return 0;
 345         }
 346
 347 #ifdef CONFIG_FSL_SGMII_RISER
 348         fsl_sgmii_riser_init(tsec_info, num);
 349 #endif
 350
 351         tsec_eth_init(bis, tsec_info, num);
 352
 353         return pci_eth_init(bis);
 354 }
 355 #endif
 356
 357 #if defined(CONFIG_OF_BOARD_SETUP)
 358 void ft_board_setup(void *blob, bd_t *bd)
 359 {
 360         phys_addr_t base;
 361         phys_size_t size;
 362
 363         ft_cpu_setup(blob, bd);
 364
 365         base = getenv_bootm_low();
 366         size = getenv_bootm_size();
 367
 368         fdt_fixup_memory(blob, (u64)base, (u64)size);
 369
 370         FT_FSL_PCI_SETUP;
 371
 372 #ifdef CONFIG_FSL_SGMII_RISER
 373         fsl_sgmii_riser_fdt_fixup(blob);
 374 #endif
 375 }
 376 #endif
 377
 378 #ifdef CONFIG_MP
 379 void board_lmb_reserve(struct lmb *lmb)
 380 {
 381         cpu_mp_lmb_reserve(lmb);
 382 }
 383 #endif