board/freescale/mx6sxsabresd/mx6sxsabresd.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2014 Freescale Semiconductor, Inc.
   4  *
   5  * Author: Fabio Estevam <fabio.estevam@freescale.com>
   6  */
   7
   8 #include <init.h>
   9 #include <asm/arch/clock.h>
  10 #include <asm/arch/crm_regs.h>
  11 #include <asm/arch/iomux.h>
  12 #include <asm/arch/imx-regs.h>
  13 #include <asm/arch/mx6-pins.h>
  14 #include <asm/arch/sys_proto.h>
  15 #include <asm/gpio.h>
  16 #include <asm/mach-imx/iomux-v3.h>
  17 #include <asm/io.h>
  18 #include <asm/mach-imx/mxc_i2c.h>
  19 #include <env.h>
  20 #include <linux/sizes.h>
  21 #include <common.h>
  22 #include <fsl_esdhc_imx.h>
  23 #include <mmc.h>
  24 #include <i2c.h>
  25 #include <miiphy.h>
  26 #include <netdev.h>
  27 #include <power/pmic.h>
  28 #include <power/pfuze100_pmic.h>
  29 #include "../common/pfuze.h"
  30
  31 DECLARE_GLOBAL_DATA_PTR;
  32
  33 #define UART_PAD_CTRL  (PAD_CTL_PKE | PAD_CTL_PUE |             \
  34         PAD_CTL_PUS_100K_UP | PAD_CTL_SPEED_MED |               \
  35         PAD_CTL_DSE_40ohm   | PAD_CTL_SRE_FAST  | PAD_CTL_HYS)
  36
  37 #define USDHC_PAD_CTRL (PAD_CTL_PKE | PAD_CTL_PUE |             \
  38         PAD_CTL_PUS_22K_UP  | PAD_CTL_SPEED_LOW |               \
  39         PAD_CTL_DSE_80ohm   | PAD_CTL_SRE_FAST  | PAD_CTL_HYS)
  40
  41 #define ENET_PAD_CTRL  (PAD_CTL_PUS_100K_UP | PAD_CTL_PUE |     \
  42         PAD_CTL_SPEED_HIGH   |                                   \
  43         PAD_CTL_DSE_48ohm   | PAD_CTL_SRE_FAST)
  44
  45 #define ENET_CLK_PAD_CTRL  (PAD_CTL_SPEED_MED | \
  46         PAD_CTL_DSE_120ohm   | PAD_CTL_SRE_FAST)
  47
  48 #define ENET_RX_PAD_CTRL  (PAD_CTL_PKE | PAD_CTL_PUE |          \
  49         PAD_CTL_SPEED_HIGH   | PAD_CTL_SRE_FAST)
  50
  51 #define LCD_PAD_CTRL    (PAD_CTL_HYS | PAD_CTL_PUS_100K_UP | PAD_CTL_PUE | \
  52         PAD_CTL_PKE | PAD_CTL_SPEED_MED | PAD_CTL_DSE_40ohm)
  53
  54 #define WDOG_PAD_CTRL (PAD_CTL_PUE | PAD_CTL_PKE | PAD_CTL_SPEED_MED |  \
  55         PAD_CTL_DSE_40ohm)
  56
  57 int dram_init(void)
  58 {
  59         gd->ram_size = imx_ddr_size();
  60
  61         return 0;
  62 }
  63
  64 static iomux_v3_cfg_t const uart1_pads[] = {
  65         MX6_PAD_GPIO1_IO04__UART1_TX | MUX_PAD_CTRL(UART_PAD_CTRL),
  66         MX6_PAD_GPIO1_IO05__UART1_RX | MUX_PAD_CTRL(UART_PAD_CTRL),
  67 };
  68
  69 static iomux_v3_cfg_t const wdog_b_pad = {
  70         MX6_PAD_GPIO1_IO13__GPIO1_IO_13 | MUX_PAD_CTRL(WDOG_PAD_CTRL),
  71 };
  72 static iomux_v3_cfg_t const fec1_pads[] = {
  73         MX6_PAD_ENET1_MDC__ENET1_MDC | MUX_PAD_CTRL(ENET_PAD_CTRL),
  74         MX6_PAD_ENET1_MDIO__ENET1_MDIO | MUX_PAD_CTRL(ENET_PAD_CTRL),
  75         MX6_PAD_RGMII1_RX_CTL__ENET1_RX_EN | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  76         MX6_PAD_RGMII1_RD0__ENET1_RX_DATA_0 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  77         MX6_PAD_RGMII1_RD1__ENET1_RX_DATA_1 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  78         MX6_PAD_RGMII1_RD2__ENET1_RX_DATA_2 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  79         MX6_PAD_RGMII1_RD3__ENET1_RX_DATA_3 | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  80         MX6_PAD_RGMII1_RXC__ENET1_RX_CLK | MUX_PAD_CTRL(ENET_RX_PAD_CTRL),
  81         MX6_PAD_RGMII1_TX_CTL__ENET1_TX_EN | MUX_PAD_CTRL(ENET_PAD_CTRL),
  82         MX6_PAD_RGMII1_TD0__ENET1_TX_DATA_0 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  83         MX6_PAD_RGMII1_TD1__ENET1_TX_DATA_1 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  84         MX6_PAD_RGMII1_TD2__ENET1_TX_DATA_2 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  85         MX6_PAD_RGMII1_TD3__ENET1_TX_DATA_3 | MUX_PAD_CTRL(ENET_PAD_CTRL),
  86         MX6_PAD_RGMII1_TXC__ENET1_RGMII_TXC | MUX_PAD_CTRL(ENET_PAD_CTRL),
  87 };
  88
  89 static iomux_v3_cfg_t const peri_3v3_pads[] = {
  90         MX6_PAD_QSPI1A_DATA0__GPIO4_IO_16 | MUX_PAD_CTRL(NO_PAD_CTRL),
  91 };
  92
  93 static iomux_v3_cfg_t const phy_control_pads[] = {
  94         /* 25MHz Ethernet PHY Clock */
  95         MX6_PAD_ENET2_RX_CLK__ENET2_REF_CLK_25M | MUX_PAD_CTRL(ENET_CLK_PAD_CTRL),
  96
  97         /* ENET PHY Power */
  98         MX6_PAD_ENET2_COL__GPIO2_IO_6 | MUX_PAD_CTRL(NO_PAD_CTRL),
  99
 100         /* AR8031 PHY Reset */
 101         MX6_PAD_ENET2_CRS__GPIO2_IO_7 | MUX_PAD_CTRL(NO_PAD_CTRL),
 102 };
 103
 104 static void setup_iomux_uart(void)
 105 {
 106         imx_iomux_v3_setup_multiple_pads(uart1_pads, ARRAY_SIZE(uart1_pads));
 107 }
 108
 109 static int setup_fec(void)
 110 {
 111         struct iomuxc *iomuxc_regs = (struct iomuxc *)IOMUXC_BASE_ADDR;
 112         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 113         int reg, ret;
 114
 115         /* Use 125MHz anatop loopback REF_CLK1 for ENET1 */
 116         clrsetbits_le32(&iomuxc_regs->gpr[1], IOMUX_GPR1_FEC1_MASK, 0);
 117
 118         ret = enable_fec_anatop_clock(0, ENET_125MHZ);
 119         if (ret)
 120                 return ret;
 121
 122         imx_iomux_v3_setup_multiple_pads(phy_control_pads,
 123                                          ARRAY_SIZE(phy_control_pads));
 124
 125         /* Enable the ENET power, active low */
 126         gpio_request(IMX_GPIO_NR(2, 6), "enet_rst");
 127         gpio_direction_output(IMX_GPIO_NR(2, 6) , 0);
 128
 129         /* Reset AR8031 PHY */
 130         gpio_request(IMX_GPIO_NR(2, 7), "phy_rst");
 131         gpio_direction_output(IMX_GPIO_NR(2, 7) , 0);
 132         mdelay(10);
 133         gpio_set_value(IMX_GPIO_NR(2, 7), 1);
 134
 135         reg = readl(&anatop->pll_enet);
 136         reg |= BM_ANADIG_PLL_ENET_REF_25M_ENABLE;
 137         writel(reg, &anatop->pll_enet);
 138
 139         return 0;
 140 }
 141
 142 int board_eth_init(bd_t *bis)
 143 {
 144         imx_iomux_v3_setup_multiple_pads(fec1_pads, ARRAY_SIZE(fec1_pads));
 145         setup_fec();
 146
 147         return cpu_eth_init(bis);
 148 }
 149
 150 int power_init_board(void)
 151 {
 152         struct udevice *dev;
 153         unsigned int reg;
 154         int ret;
 155
 156         dev = pfuze_common_init();
 157         if (!dev)
 158                 return -ENODEV;
 159
 160         ret = pfuze_mode_init(dev, APS_PFM);
 161         if (ret < 0)
 162                 return ret;
 163
 164         /* Enable power of VGEN5 3V3, needed for SD3 */
 165         reg = pmic_reg_read(dev, PFUZE100_VGEN5VOL);
 166         reg &= ~LDO_VOL_MASK;
 167         reg |= (LDOB_3_30V | (1 << LDO_EN));
 168         pmic_reg_write(dev, PFUZE100_VGEN5VOL, reg);
 169
 170         return 0;
 171 }
 172
 173 int board_phy_config(struct phy_device *phydev)
 174 {
 175         /*
 176          * Enable 1.8V(SEL_1P5_1P8_POS_REG) on
 177          * Phy control debug reg 0
 178          */
 179         phy_write(phydev, MDIO_DEVAD_NONE, 0x1d, 0x1f);
 180         phy_write(phydev, MDIO_DEVAD_NONE, 0x1e, 0x8);
 181
 182         /* rgmii tx clock delay enable */
 183         phy_write(phydev, MDIO_DEVAD_NONE, 0x1d, 0x05);
 184         phy_write(phydev, MDIO_DEVAD_NONE, 0x1e, 0x100);
 185
 186         if (phydev->drv->config)
 187                 phydev->drv->config(phydev);
 188
 189         return 0;
 190 }
 191
 192 int board_early_init_f(void)
 193 {
 194         setup_iomux_uart();
 195
 196         /* Enable PERI_3V3, which is used by SD2, ENET, LVDS, BT */
 197         imx_iomux_v3_setup_multiple_pads(peri_3v3_pads,
 198                                          ARRAY_SIZE(peri_3v3_pads));
 199
 200         return 0;
 201 }
 202
 203 int board_mmc_get_env_dev(int devno)
 204 {
 205         return devno;
 206 }
 207
 208 #ifdef CONFIG_FSL_QSPI
 209
 210 int board_qspi_init(void)
 211 {
 212         /* Set the clock */
 213         enable_qspi_clk(1);
 214
 215         return 0;
 216 }
 217 #endif
 218
 219 #ifdef CONFIG_VIDEO_MXS
 220 static iomux_v3_cfg_t const lcd_pads[] = {
 221         MX6_PAD_LCD1_CLK__LCDIF1_CLK | MUX_PAD_CTRL(LCD_PAD_CTRL),
 222         MX6_PAD_LCD1_ENABLE__LCDIF1_ENABLE | MUX_PAD_CTRL(LCD_PAD_CTRL),
 223         MX6_PAD_LCD1_HSYNC__LCDIF1_HSYNC | MUX_PAD_CTRL(LCD_PAD_CTRL),
 224         MX6_PAD_LCD1_VSYNC__LCDIF1_VSYNC | MUX_PAD_CTRL(LCD_PAD_CTRL),
 225         MX6_PAD_LCD1_DATA00__LCDIF1_DATA_0 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 226         MX6_PAD_LCD1_DATA01__LCDIF1_DATA_1 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 227         MX6_PAD_LCD1_DATA02__LCDIF1_DATA_2 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 228         MX6_PAD_LCD1_DATA03__LCDIF1_DATA_3 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 229         MX6_PAD_LCD1_DATA04__LCDIF1_DATA_4 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 230         MX6_PAD_LCD1_DATA05__LCDIF1_DATA_5 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 231         MX6_PAD_LCD1_DATA06__LCDIF1_DATA_6 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 232         MX6_PAD_LCD1_DATA07__LCDIF1_DATA_7 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 233         MX6_PAD_LCD1_DATA08__LCDIF1_DATA_8 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 234         MX6_PAD_LCD1_DATA09__LCDIF1_DATA_9 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 235         MX6_PAD_LCD1_DATA10__LCDIF1_DATA_10 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 236         MX6_PAD_LCD1_DATA11__LCDIF1_DATA_11 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 237         MX6_PAD_LCD1_DATA12__LCDIF1_DATA_12 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 238         MX6_PAD_LCD1_DATA13__LCDIF1_DATA_13 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 239         MX6_PAD_LCD1_DATA14__LCDIF1_DATA_14 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 240         MX6_PAD_LCD1_DATA15__LCDIF1_DATA_15 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 241         MX6_PAD_LCD1_DATA16__LCDIF1_DATA_16 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 242         MX6_PAD_LCD1_DATA17__LCDIF1_DATA_17 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 243         MX6_PAD_LCD1_DATA18__LCDIF1_DATA_18 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 244         MX6_PAD_LCD1_DATA19__LCDIF1_DATA_19 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 245         MX6_PAD_LCD1_DATA20__LCDIF1_DATA_20 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 246         MX6_PAD_LCD1_DATA21__LCDIF1_DATA_21 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 247         MX6_PAD_LCD1_DATA22__LCDIF1_DATA_22 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 248         MX6_PAD_LCD1_DATA23__LCDIF1_DATA_23 | MUX_PAD_CTRL(LCD_PAD_CTRL),
 249         MX6_PAD_LCD1_RESET__GPIO3_IO_27 | MUX_PAD_CTRL(NO_PAD_CTRL),
 250
 251         /* Use GPIO for Brightness adjustment, duty cycle = period */
 252         MX6_PAD_SD1_DATA2__GPIO6_IO_4 | MUX_PAD_CTRL(NO_PAD_CTRL),
 253 };
 254
 255 static int setup_lcd(void)
 256 {
 257         enable_lcdif_clock(LCDIF1_BASE_ADDR, 1);
 258
 259         imx_iomux_v3_setup_multiple_pads(lcd_pads, ARRAY_SIZE(lcd_pads));
 260
 261         /* Reset the LCD */
 262         gpio_request(IMX_GPIO_NR(3, 27), "lcd_rst");
 263         gpio_direction_output(IMX_GPIO_NR(3, 27) , 0);
 264         udelay(500);
 265         gpio_direction_output(IMX_GPIO_NR(3, 27) , 1);
 266
 267         /* Set Brightness to high */
 268         gpio_request(IMX_GPIO_NR(6, 4), "lcd_bright");
 269         gpio_direction_output(IMX_GPIO_NR(6, 4) , 1);
 270
 271         return 0;
 272 }
 273 #endif
 274
 275 int board_init(void)
 276 {
 277         /* Address of boot parameters */
 278         gd->bd->bi_boot_params = PHYS_SDRAM + 0x100;
 279
 280         /*
 281          * Because kernel set WDOG_B mux before pad with the common pinctrl
 282          * framwork now and wdog reset will be triggered once set WDOG_B mux
 283          * with default pad setting, we set pad setting here to workaround this.
 284          * Since imx_iomux_v3_setup_pad also set mux before pad setting, we set
 285          * as GPIO mux firstly here to workaround it.
 286          */
 287         imx_iomux_v3_setup_pad(wdog_b_pad);
 288
 289         /* Active high for ncp692 */
 290         gpio_request(IMX_GPIO_NR(4, 16), "ncp692_en");
 291         gpio_direction_output(IMX_GPIO_NR(4, 16), 1);
 292
 293 #ifdef CONFIG_FSL_QSPI
 294         board_qspi_init();
 295 #endif
 296
 297 #ifdef CONFIG_VIDEO_MXS
 298         setup_lcd();
 299 #endif
 300
 301         return 0;
 302 }
 303
 304 static bool is_reva(void)
 305 {
 306         return (nxp_board_rev() == 1);
 307 }
 308
 309 int board_late_init(void)
 310 {
 311 #ifdef CONFIG_ENV_VARS_UBOOT_RUNTIME_CONFIG
 312         if (is_reva())
 313                 env_set("board_rev", "REVA");
 314 #endif
 315         return 0;
 316 }
 317
 318 int checkboard(void)
 319 {
 320         printf("Board: MX6SX SABRE SDB rev%c\n", nxp_board_rev_string());
 321
 322         return 0;
 323 }