board/freescale/mx6sxsabresd/imximage.cfg

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2014 Freescale Semiconductor, Inc.
   4  */
   5
   6 #define __ASSEMBLY__
   7 #include <config.h>
   8
   9 /* image version */
  10
  11 IMAGE_VERSION 2
  12
  13 /*
  14  * Boot Device : one of
  15  * spi/sd/nand/onenand, qspi/nor
  16  */
  17
  18 BOOT_FROM       sd
  19
  20 /*
  21  * Secure boot support
  22  */
  23 #ifdef CONFIG_IMX_HAB
  24 CSF CONFIG_CSF_SIZE
  25 #endif
  26
  27 /*
  28  * Device Configuration Data (DCD)
  29  *
  30  * Each entry must have the format:
  31  * Addr-type           Address        Value
  32  *
  33  * where:
  34  *      Addr-type register length (1,2 or 4 bytes)
  35  *      Address   absolute address of the register
  36  *      value     value to be stored in the register
  37  */
  38
  39 /* Enable all clocks */
  40 DATA 4 0x020c4068 0xffffffff
  41 DATA 4 0x020c406c 0xffffffff
  42 DATA 4 0x020c4070 0xffffffff
  43 DATA 4 0x020c4074 0xffffffff
  44 DATA 4 0x020c4078 0xffffffff
  45 DATA 4 0x020c407c 0xffffffff
  46 DATA 4 0x020c4080 0xffffffff
  47 DATA 4 0x020c4084 0xffffffff
  48
  49 /* IOMUX - DDR IO Type */
  50 DATA 4 0x020e0618 0x000c0000
  51 DATA 4 0x020e05fc 0x00000000
  52
  53 /* Clock */
  54 DATA 4 0x020e032c 0x00000030
  55
  56 /* Address */
  57 DATA 4 0x020e0300 0x00000020
  58 DATA 4 0x020e02fc 0x00000020
  59 DATA 4 0x020e05f4 0x00000020
  60
  61 /* Control */
  62 DATA 4 0x020e0340 0x00000020
  63
  64 DATA 4 0x020e0320 0x00000000
  65 DATA 4 0x020e0310 0x00000020
  66 DATA 4 0x020e0314 0x00000020
  67 DATA 4 0x020e0614 0x00000020
  68
  69 /* Data Strobe */
  70 DATA 4 0x020e05f8 0x00020000
  71 DATA 4 0x020e0330 0x00000028
  72 DATA 4 0x020e0334 0x00000028
  73 DATA 4 0x020e0338 0x00000028
  74 DATA 4 0x020e033c 0x00000028
  75
  76 /* Data */
  77 DATA 4 0x020e0608 0x00020000
  78 DATA 4 0x020e060c 0x00000028
  79 DATA 4 0x020e0610 0x00000028
  80 DATA 4 0x020e061c 0x00000028
  81 DATA 4 0x020e0620 0x00000028
  82 DATA 4 0x020e02ec 0x00000028
  83 DATA 4 0x020e02f0 0x00000028
  84 DATA 4 0x020e02f4 0x00000028
  85 DATA 4 0x020e02f8 0x00000028
  86
  87 /* Calibrations - ZQ */
  88 DATA 4 0x021b0800 0xa1390003
  89
  90 /* Write leveling */
  91 DATA 4 0x021b080c 0x00290025
  92 DATA 4 0x021b0810 0x00220022
  93
  94 /* DQS Read Gate */
  95 DATA 4 0x021b083c 0x41480144
  96 DATA 4 0x021b0840 0x01340130
  97
  98 /* Read/Write Delay */
  99 DATA 4 0x021b0848 0x3C3E4244
 100 DATA 4 0x021b0850 0x34363638
 101
 102 /* Read data bit delay */
 103 DATA 4 0x021b081c 0x33333333
 104 DATA 4 0x021b0820 0x33333333
 105 DATA 4 0x021b0824 0x33333333
 106 DATA 4 0x021b0828 0x33333333
 107
 108 /* Complete calibration by forced measurement */
 109 DATA 4 0x021b08b8 0x00000800
 110
 111 /* MMDC init - DDR3, 64-bit mode, only MMDC0 is initiated */
 112 DATA 4 0x021b0004 0x0002002d
 113 DATA 4 0x021b0008 0x00333030
 114 DATA 4 0x021b000c 0x676b52f3
 115 DATA 4 0x021b0010 0xb66d8b63
 116 DATA 4 0x021b0014 0x01ff00db
 117 DATA 4 0x021b0018 0x00011740
 118 DATA 4 0x021b001c 0x00008000
 119 DATA 4 0x021b002c 0x000026d2
 120 DATA 4 0x021b0030 0x006b1023
 121 DATA 4 0x021b0040 0x0000005f
 122 DATA 4 0x021b0000 0x84190000
 123
 124 /* Initialize MT41K256M16HA-125 - MR2 */
 125 DATA 4 0x021b001c 0x04008032
 126 /* MR3 */
 127 DATA 4 0x021b001c 0x00008033
 128 /* MR1 */
 129 DATA 4 0x021b001c 0x00048031
 130 /* MR0 */
 131 DATA 4 0x021b001c 0x05208030
 132 /* DDR device ZQ calibration */
 133 DATA 4 0x021b001c 0x04008040
 134
 135 /* Final DDR setup, before operation start */
 136 DATA 4 0x021b0020 0x00000800
 137 DATA 4 0x021b0818 0x00011117
 138 DATA 4 0x021b001c 0x00000000