board/freescale/mpc8641hpcn/mpc8641hpcn.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2006, 2007, 2010-2011 Freescale Semiconductor.
   4  */
   5
   6 #include <common.h>
   7 #include <init.h>
   8 #include <log.h>
   9 #include <net.h>
  10 #include <pci.h>
  11 #include <asm/processor.h>
  12 #include <asm/immap_86xx.h>
  13 #include <asm/fsl_pci.h>
  14 #include <fsl_ddr_sdram.h>
  15 #include <asm/fsl_serdes.h>
  16 #include <asm/io.h>
  17 #include <linux/delay.h>
  18 #include <linux/libfdt.h>
  19 #include <fdt_support.h>
  20 #include <netdev.h>
  21
  22 DECLARE_GLOBAL_DATA_PTR;
  23
  24 phys_size_t fixed_sdram(void);
  25
  26 int checkboard(void)
  27 {
  28         u8 vboot;
  29         u8 *pixis_base = (u8 *)PIXIS_BASE;
  30
  31         printf ("Board: MPC8641HPCN, Sys ID: 0x%02x, "
  32                 "Sys Ver: 0x%02x, FPGA Ver: 0x%02x, ",
  33                 in_8(pixis_base + PIXIS_ID), in_8(pixis_base + PIXIS_VER),
  34                 in_8(pixis_base + PIXIS_PVER));
  35
  36         vboot = in_8(pixis_base + PIXIS_VBOOT);
  37         if (vboot & PIXIS_VBOOT_FMAP)
  38                 printf ("vBank: %d\n", ((vboot & PIXIS_VBOOT_FBANK) >> 6));
  39         else
  40                 puts ("Promjet\n");
  41
  42         return 0;
  43 }
  44
  45 int dram_init(void)
  46 {
  47         phys_size_t dram_size = 0;
  48
  49 #if defined(CONFIG_SPD_EEPROM)
  50         dram_size = fsl_ddr_sdram();
  51 #else
  52         dram_size = fixed_sdram();
  53 #endif
  54
  55         setup_ddr_bat(dram_size);
  56
  57         debug("    DDR: ");
  58         gd->ram_size = dram_size;
  59
  60         return 0;
  61 }
  62
  63
  64 #if !defined(CONFIG_SPD_EEPROM)
  65 /*
  66  * Fixed sdram init -- doesn't use serial presence detect.
  67  */
  68 phys_size_t
  69 fixed_sdram(void)
  70 {
  71 #if !defined(CONFIG_SYS_RAMBOOT)
  72         volatile immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
  73         struct ccsr_ddr __iomem *ddr = &immap->im_ddr1;
  74
  75         ddr->cs0_bnds = CONFIG_SYS_DDR_CS0_BNDS;
  76         ddr->cs0_config = CONFIG_SYS_DDR_CS0_CONFIG;
  77         ddr->timing_cfg_3 = CONFIG_SYS_DDR_TIMING_3;
  78         ddr->timing_cfg_0 = CONFIG_SYS_DDR_TIMING_0;
  79         ddr->timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
  80         ddr->timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
  81         ddr->sdram_mode = CONFIG_SYS_DDR_MODE_1;
  82         ddr->sdram_mode_2 = CONFIG_SYS_DDR_MODE_2;
  83         ddr->sdram_interval = CONFIG_SYS_DDR_INTERVAL;
  84         ddr->sdram_data_init = CONFIG_SYS_DDR_DATA_INIT;
  85         ddr->sdram_clk_cntl = CONFIG_SYS_DDR_CLK_CTRL;
  86         ddr->sdram_ocd_cntl = CONFIG_SYS_DDR_OCD_CTRL;
  87         ddr->sdram_ocd_status = CONFIG_SYS_DDR_OCD_STATUS;
  88
  89 #if defined (CONFIG_DDR_ECC)
  90         ddr->err_disable = 0x0000008D;
  91         ddr->err_sbe = 0x00ff0000;
  92 #endif
  93         asm("sync;isync");
  94
  95         udelay(500);
  96
  97 #if defined (CONFIG_DDR_ECC)
  98         /* Enable ECC checking */
  99         ddr->sdram_cfg = (CONFIG_SYS_DDR_CONTROL | 0x20000000);
 100 #else
 101         ddr->sdram_cfg = CONFIG_SYS_DDR_CONTROL;
 102         ddr->sdram_cfg_2 = CONFIG_SYS_DDR_CONTROL2;
 103 #endif
 104         asm("sync; isync");
 105
 106         udelay(500);
 107 #endif
 108         return CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 109 }
 110 #endif  /* !defined(CONFIG_SPD_EEPROM) */
 111
 112 void pci_init_board(void)
 113 {
 114         fsl_pcie_init_board(0);
 115
 116 #ifdef CONFIG_PCIE1
 117                 /*
 118                  * Activate ULI1575 legacy chip by performing a fake
 119                  * memory access.  Needed to make ULI RTC work.
 120                  */
 121                 in_be32((unsigned *) ((char *)(CONFIG_SYS_PCIE1_MEM_VIRT
 122                                        + CONFIG_SYS_PCIE1_MEM_SIZE - 0x1000000)));
 123 #endif /* CONFIG_PCIE1 */
 124 }
 125
 126
 127 #if defined(CONFIG_OF_BOARD_SETUP)
 128 int ft_board_setup(void *blob, bd_t *bd)
 129 {
 130         int off;
 131         u64 *tmp;
 132         int addrcells;
 133
 134         ft_cpu_setup(blob, bd);
 135
 136         FT_FSL_PCI_SETUP;
 137
 138         /*
 139          * Warn if it looks like the device tree doesn't match u-boot.
 140          * This is just an estimation, based on the location of CCSR,
 141          * which is defined by the "reg" property in the soc node.
 142          */
 143         off = fdt_path_offset(blob, "/soc8641");
 144         addrcells = fdt_address_cells(blob, 0);
 145         tmp = (u64 *)fdt_getprop(blob, off, "reg", NULL);
 146
 147         if (tmp) {
 148                 u64 addr;
 149
 150                 if (addrcells == 1)
 151                         addr = *(u32 *)tmp;
 152                 else
 153                         addr = *tmp;
 154
 155                 if (addr != CONFIG_SYS_CCSRBAR_PHYS)
 156                         printf("WARNING: The CCSRBAR address in your .dts "
 157                                "does not match the address of the CCSR "
 158                                "in u-boot.  This means your .dts might "
 159                                "be old.\n");
 160         }
 161
 162         return 0;
 163 }
 164 #endif
 165
 166
 167 /*
 168  * get_board_sys_clk
 169  *      Reads the FPGA on board for CONFIG_SYS_CLK_FREQ
 170  */
 171
 172 unsigned long
 173 get_board_sys_clk(ulong dummy)
 174 {
 175         u8 i, go_bit, rd_clks;
 176         ulong val = 0;
 177         u8 *pixis_base = (u8 *)PIXIS_BASE;
 178
 179         go_bit = in_8(pixis_base + PIXIS_VCTL);
 180         go_bit &= 0x01;
 181
 182         rd_clks = in_8(pixis_base + PIXIS_VCFGEN0);
 183         rd_clks &= 0x1C;
 184
 185         /*
 186          * Only if both go bit and the SCLK bit in VCFGEN0 are set
 187          * should we be using the AUX register. Remember, we also set the
 188          * GO bit to boot from the alternate bank on the on-board flash
 189          */
 190
 191         if (go_bit) {
 192                 if (rd_clks == 0x1c)
 193                         i = in_8(pixis_base + PIXIS_AUX);
 194                 else
 195                         i = in_8(pixis_base + PIXIS_SPD);
 196         } else {
 197                 i = in_8(pixis_base + PIXIS_SPD);
 198         }
 199
 200         i &= 0x07;
 201
 202         switch (i) {
 203         case 0:
 204                 val = 33000000;
 205                 break;
 206         case 1:
 207                 val = 40000000;
 208                 break;
 209         case 2:
 210                 val = 50000000;
 211                 break;
 212         case 3:
 213                 val = 66000000;
 214                 break;
 215         case 4:
 216                 val = 83000000;
 217                 break;
 218         case 5:
 219                 val = 100000000;
 220                 break;
 221         case 6:
 222                 val = 134000000;
 223                 break;
 224         case 7:
 225                 val = 166000000;
 226                 break;
 227         }
 228
 229         return val;
 230 }
 231
 232 int board_eth_init(bd_t *bis)
 233 {
 234         /* Initialize TSECs */
 235         cpu_eth_init(bis);
 236         return pci_eth_init(bis);
 237 }
 238
 239 void board_reset(void)
 240 {
 241         u8 *pixis_base = (u8 *)PIXIS_BASE;
 242
 243         out_8(pixis_base + PIXIS_RST, 0);
 244
 245         while (1)
 246                 ;
 247 }