board/freescale/mpc8641hpcn/mpc8641hpcn.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2006, 2007, 2010-2011 Freescale Semiconductor.
   4  */
   5
   6 #include <common.h>
   7 #include <init.h>
   8 #include <net.h>
   9 #include <pci.h>
  10 #include <asm/processor.h>
  11 #include <asm/immap_86xx.h>
  12 #include <asm/fsl_pci.h>
  13 #include <fsl_ddr_sdram.h>
  14 #include <asm/fsl_serdes.h>
  15 #include <asm/io.h>
  16 #include <linux/libfdt.h>
  17 #include <fdt_support.h>
  18 #include <netdev.h>
  19
  20 DECLARE_GLOBAL_DATA_PTR;
  21
  22 phys_size_t fixed_sdram(void);
  23
  24 int checkboard(void)
  25 {
  26         u8 vboot;
  27         u8 *pixis_base = (u8 *)PIXIS_BASE;
  28
  29         printf ("Board: MPC8641HPCN, Sys ID: 0x%02x, "
  30                 "Sys Ver: 0x%02x, FPGA Ver: 0x%02x, ",
  31                 in_8(pixis_base + PIXIS_ID), in_8(pixis_base + PIXIS_VER),
  32                 in_8(pixis_base + PIXIS_PVER));
  33
  34         vboot = in_8(pixis_base + PIXIS_VBOOT);
  35         if (vboot & PIXIS_VBOOT_FMAP)
  36                 printf ("vBank: %d\n", ((vboot & PIXIS_VBOOT_FBANK) >> 6));
  37         else
  38                 puts ("Promjet\n");
  39
  40         return 0;
  41 }
  42
  43 int dram_init(void)
  44 {
  45         phys_size_t dram_size = 0;
  46
  47 #if defined(CONFIG_SPD_EEPROM)
  48         dram_size = fsl_ddr_sdram();
  49 #else
  50         dram_size = fixed_sdram();
  51 #endif
  52
  53         setup_ddr_bat(dram_size);
  54
  55         debug("    DDR: ");
  56         gd->ram_size = dram_size;
  57
  58         return 0;
  59 }
  60
  61
  62 #if !defined(CONFIG_SPD_EEPROM)
  63 /*
  64  * Fixed sdram init -- doesn't use serial presence detect.
  65  */
  66 phys_size_t
  67 fixed_sdram(void)
  68 {
  69 #if !defined(CONFIG_SYS_RAMBOOT)
  70         volatile immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
  71         struct ccsr_ddr __iomem *ddr = &immap->im_ddr1;
  72
  73         ddr->cs0_bnds = CONFIG_SYS_DDR_CS0_BNDS;
  74         ddr->cs0_config = CONFIG_SYS_DDR_CS0_CONFIG;
  75         ddr->timing_cfg_3 = CONFIG_SYS_DDR_TIMING_3;
  76         ddr->timing_cfg_0 = CONFIG_SYS_DDR_TIMING_0;
  77         ddr->timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
  78         ddr->timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
  79         ddr->sdram_mode = CONFIG_SYS_DDR_MODE_1;
  80         ddr->sdram_mode_2 = CONFIG_SYS_DDR_MODE_2;
  81         ddr->sdram_interval = CONFIG_SYS_DDR_INTERVAL;
  82         ddr->sdram_data_init = CONFIG_SYS_DDR_DATA_INIT;
  83         ddr->sdram_clk_cntl = CONFIG_SYS_DDR_CLK_CTRL;
  84         ddr->sdram_ocd_cntl = CONFIG_SYS_DDR_OCD_CTRL;
  85         ddr->sdram_ocd_status = CONFIG_SYS_DDR_OCD_STATUS;
  86
  87 #if defined (CONFIG_DDR_ECC)
  88         ddr->err_disable = 0x0000008D;
  89         ddr->err_sbe = 0x00ff0000;
  90 #endif
  91         asm("sync;isync");
  92
  93         udelay(500);
  94
  95 #if defined (CONFIG_DDR_ECC)
  96         /* Enable ECC checking */
  97         ddr->sdram_cfg = (CONFIG_SYS_DDR_CONTROL | 0x20000000);
  98 #else
  99         ddr->sdram_cfg = CONFIG_SYS_DDR_CONTROL;
 100         ddr->sdram_cfg_2 = CONFIG_SYS_DDR_CONTROL2;
 101 #endif
 102         asm("sync; isync");
 103
 104         udelay(500);
 105 #endif
 106         return CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 107 }
 108 #endif  /* !defined(CONFIG_SPD_EEPROM) */
 109
 110 void pci_init_board(void)
 111 {
 112         fsl_pcie_init_board(0);
 113
 114 #ifdef CONFIG_PCIE1
 115                 /*
 116                  * Activate ULI1575 legacy chip by performing a fake
 117                  * memory access.  Needed to make ULI RTC work.
 118                  */
 119                 in_be32((unsigned *) ((char *)(CONFIG_SYS_PCIE1_MEM_VIRT
 120                                        + CONFIG_SYS_PCIE1_MEM_SIZE - 0x1000000)));
 121 #endif /* CONFIG_PCIE1 */
 122 }
 123
 124
 125 #if defined(CONFIG_OF_BOARD_SETUP)
 126 int ft_board_setup(void *blob, bd_t *bd)
 127 {
 128         int off;
 129         u64 *tmp;
 130         int addrcells;
 131
 132         ft_cpu_setup(blob, bd);
 133
 134         FT_FSL_PCI_SETUP;
 135
 136         /*
 137          * Warn if it looks like the device tree doesn't match u-boot.
 138          * This is just an estimation, based on the location of CCSR,
 139          * which is defined by the "reg" property in the soc node.
 140          */
 141         off = fdt_path_offset(blob, "/soc8641");
 142         addrcells = fdt_address_cells(blob, 0);
 143         tmp = (u64 *)fdt_getprop(blob, off, "reg", NULL);
 144
 145         if (tmp) {
 146                 u64 addr;
 147
 148                 if (addrcells == 1)
 149                         addr = *(u32 *)tmp;
 150                 else
 151                         addr = *tmp;
 152
 153                 if (addr != CONFIG_SYS_CCSRBAR_PHYS)
 154                         printf("WARNING: The CCSRBAR address in your .dts "
 155                                "does not match the address of the CCSR "
 156                                "in u-boot.  This means your .dts might "
 157                                "be old.\n");
 158         }
 159
 160         return 0;
 161 }
 162 #endif
 163
 164
 165 /*
 166  * get_board_sys_clk
 167  *      Reads the FPGA on board for CONFIG_SYS_CLK_FREQ
 168  */
 169
 170 unsigned long
 171 get_board_sys_clk(ulong dummy)
 172 {
 173         u8 i, go_bit, rd_clks;
 174         ulong val = 0;
 175         u8 *pixis_base = (u8 *)PIXIS_BASE;
 176
 177         go_bit = in_8(pixis_base + PIXIS_VCTL);
 178         go_bit &= 0x01;
 179
 180         rd_clks = in_8(pixis_base + PIXIS_VCFGEN0);
 181         rd_clks &= 0x1C;
 182
 183         /*
 184          * Only if both go bit and the SCLK bit in VCFGEN0 are set
 185          * should we be using the AUX register. Remember, we also set the
 186          * GO bit to boot from the alternate bank on the on-board flash
 187          */
 188
 189         if (go_bit) {
 190                 if (rd_clks == 0x1c)
 191                         i = in_8(pixis_base + PIXIS_AUX);
 192                 else
 193                         i = in_8(pixis_base + PIXIS_SPD);
 194         } else {
 195                 i = in_8(pixis_base + PIXIS_SPD);
 196         }
 197
 198         i &= 0x07;
 199
 200         switch (i) {
 201         case 0:
 202                 val = 33000000;
 203                 break;
 204         case 1:
 205                 val = 40000000;
 206                 break;
 207         case 2:
 208                 val = 50000000;
 209                 break;
 210         case 3:
 211                 val = 66000000;
 212                 break;
 213         case 4:
 214                 val = 83000000;
 215                 break;
 216         case 5:
 217                 val = 100000000;
 218                 break;
 219         case 6:
 220                 val = 134000000;
 221                 break;
 222         case 7:
 223                 val = 166000000;
 224                 break;
 225         }
 226
 227         return val;
 228 }
 229
 230 int board_eth_init(bd_t *bis)
 231 {
 232         /* Initialize TSECs */
 233         cpu_eth_init(bis);
 234         return pci_eth_init(bis);
 235 }
 236
 237 void board_reset(void)
 238 {
 239         u8 *pixis_base = (u8 *)PIXIS_BASE;
 240
 241         out_8(pixis_base + PIXIS_RST, 0);
 242
 243         while (1)
 244                 ;
 245 }