board/freescale/mpc8349emds/mpc8349emds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2006
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 #include <common.h>
   8 #include <fdt_support.h>
   9 #include <init.h>
  10 #include <ioports.h>
  11 #include <mpc83xx.h>
  12 #include <asm/bitops.h>
  13 #include <asm/mpc8349_pci.h>
  14 #include <i2c.h>
  15 #include <spi.h>
  16 #include <miiphy.h>
  17 #ifdef CONFIG_SYS_FSL_DDR2
  18 #include <fsl_ddr_sdram.h>
  19 #else
  20 #include <spd_sdram.h>
  21 #endif
  22 #include <linux/delay.h>
  23
  24 #if defined(CONFIG_OF_LIBFDT)
  25 #include <linux/libfdt.h>
  26 #endif
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 int fixed_sdram(void);
  31 void sdram_init(void);
  32
  33 #if defined(CONFIG_DDR_ECC) && defined(CONFIG_MPC83xx)
  34 void ddr_enable_ecc(unsigned int dram_size);
  35 #endif
  36
  37 int board_early_init_f (void)
  38 {
  39         volatile u8* bcsr = (volatile u8*)CONFIG_SYS_BCSR;
  40
  41         /* Enable flash write */
  42         bcsr[1] &= ~0x01;
  43
  44 #ifdef CONFIG_SYS_USE_MPC834XSYS_USB_PHY
  45         /* Use USB PHY on SYS board */
  46         bcsr[5] |= 0x02;
  47 #endif
  48
  49         return 0;
  50 }
  51
  52 #define ns2clk(ns) (ns / (1000000000 / CONFIG_8349_CLKIN) + 1)
  53
  54 int dram_init(void)
  55 {
  56         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  57         phys_size_t msize = 0;
  58
  59         if ((im->sysconf.immrbar & IMMRBAR_BASE_ADDR) != (u32)im)
  60                 return -ENXIO;
  61
  62         /* DDR SDRAM - Main SODIMM */
  63         im->sysconf.ddrlaw[0].bar = CONFIG_SYS_SDRAM_BASE & LAWBAR_BAR;
  64 #if defined(CONFIG_SPD_EEPROM)
  65 #ifndef CONFIG_SYS_FSL_DDR2
  66         msize = spd_sdram() * 1024 * 1024;
  67 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
  68         ddr_enable_ecc(msize);
  69 #endif
  70 #else
  71         msize = fsl_ddr_sdram();
  72 #endif
  73 #else
  74         msize = fixed_sdram() * 1024 * 1024;
  75 #endif
  76         /*
  77          * Initialize SDRAM if it is on local bus.
  78          */
  79         sdram_init();
  80
  81         /* set total bus SDRAM size(bytes)  -- DDR */
  82         gd->ram_size = msize;
  83
  84         return 0;
  85 }
  86
  87 #if !defined(CONFIG_SPD_EEPROM)
  88 /*************************************************************************
  89  *  fixed sdram init -- doesn't use serial presence detect.
  90  ************************************************************************/
  91 int fixed_sdram(void)
  92 {
  93         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  94         u32 msize = CONFIG_SYS_DDR_SIZE;
  95         u32 ddr_size = msize << 20;     /* DDR size in bytes */
  96         u32 ddr_size_log2 = __ilog2(ddr_size);
  97
  98         im->sysconf.ddrlaw[0].bar = CONFIG_SYS_SDRAM_BASE & 0xfffff000;
  99         im->sysconf.ddrlaw[0].ar = LAWAR_EN | ((ddr_size_log2 - 1) & LAWAR_SIZE);
 100
 101 #if (CONFIG_SYS_DDR_SIZE != 256)
 102 #warning Currenly any ddr size other than 256 is not supported
 103 #endif
 104 #ifdef CONFIG_DDR_II
 105         im->ddr.csbnds[2].csbnds = CONFIG_SYS_DDR_CS2_BNDS;
 106         im->ddr.cs_config[2] = CONFIG_SYS_DDR_CS2_CONFIG;
 107         im->ddr.timing_cfg_0 = CONFIG_SYS_DDR_TIMING_0;
 108         im->ddr.timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
 109         im->ddr.timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
 110         im->ddr.timing_cfg_3 = CONFIG_SYS_DDR_TIMING_3;
 111         im->ddr.sdram_cfg = CONFIG_SYS_DDR_SDRAM_CFG;
 112         im->ddr.sdram_cfg2 = CONFIG_SYS_DDR_SDRAM_CFG2;
 113         im->ddr.sdram_mode = CONFIG_SYS_DDR_MODE;
 114         im->ddr.sdram_mode2 = CONFIG_SYS_DDR_MODE2;
 115         im->ddr.sdram_interval = CONFIG_SYS_DDR_INTERVAL;
 116         im->ddr.sdram_clk_cntl = CONFIG_SYS_DDR_CLK_CNTL;
 117 #else
 118
 119 #if ((CONFIG_SYS_SDRAM_BASE & 0x00FFFFFF) != 0)
 120 #warning Chip select bounds is only configurable in 16MB increments
 121 #endif
 122         im->ddr.csbnds[2].csbnds =
 123                 ((CONFIG_SYS_SDRAM_BASE >> CSBNDS_SA_SHIFT) & CSBNDS_SA) |
 124                 (((CONFIG_SYS_SDRAM_BASE + ddr_size - 1) >>
 125                                 CSBNDS_EA_SHIFT) & CSBNDS_EA);
 126         im->ddr.cs_config[2] = CONFIG_SYS_DDR_CS2_CONFIG;
 127
 128         /* currently we use only one CS, so disable the other banks */
 129         im->ddr.cs_config[0] = 0;
 130         im->ddr.cs_config[1] = 0;
 131         im->ddr.cs_config[3] = 0;
 132
 133         im->ddr.timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
 134         im->ddr.timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
 135
 136         im->ddr.sdram_cfg =
 137                 SDRAM_CFG_SREN
 138 #if defined(CONFIG_DDR_2T_TIMING)
 139                 | SDRAM_CFG_2T_EN
 140 #endif
 141                 | 2 << SDRAM_CFG_SDRAM_TYPE_SHIFT;
 142 #if defined (CONFIG_DDR_32BIT)
 143         /* for 32-bit mode burst length is 8 */
 144         im->ddr.sdram_cfg |= (SDRAM_CFG_32_BE | SDRAM_CFG_8_BE);
 145 #endif
 146         im->ddr.sdram_mode = CONFIG_SYS_DDR_MODE;
 147
 148         im->ddr.sdram_interval = CONFIG_SYS_DDR_INTERVAL;
 149 #endif
 150         udelay(200);
 151
 152         /* enable DDR controller */
 153         im->ddr.sdram_cfg |= SDRAM_CFG_MEM_EN;
 154         return msize;
 155 }
 156 #endif/*!CONFIG_SYS_SPD_EEPROM*/
 157
 158
 159 int checkboard (void)
 160 {
 161         /*
 162          * Warning: do not read the BCSR registers here
 163          *
 164          * There is a timing bug in the 8349E and 8349EA BCSR code
 165          * version 1.2 (read from BCSR 11) that will cause the CFI
 166          * flash initialization code to overwrite BCSR 0, disabling
 167          * the serial ports and gigabit ethernet
 168          */
 169
 170         puts("Board: Freescale MPC8349EMDS\n");
 171         return 0;
 172 }
 173
 174 /*
 175  * if MPC8349EMDS is soldered with SDRAM
 176  */
 177 #if defined(CONFIG_SYS_BR2_PRELIM)  \
 178         && defined(CONFIG_SYS_OR2_PRELIM) \
 179         && defined(CONFIG_SYS_LBLAWBAR2_PRELIM) \
 180         && defined(CONFIG_SYS_LBLAWAR2_PRELIM)
 181 /*
 182  * Initialize SDRAM memory on the Local Bus.
 183  */
 184
 185 void sdram_init(void)
 186 {
 187         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 188         volatile fsl_lbc_t *lbc = &immap->im_lbc;
 189         uint *sdram_addr = (uint *)CONFIG_SYS_LBC_SDRAM_BASE;
 190         const u32 lsdmr_common = LSDMR_RFEN | LSDMR_BSMA1516 | LSDMR_RFCR8 |
 191                                  LSDMR_PRETOACT6 | LSDMR_ACTTORW3 | LSDMR_BL8 |
 192                                  LSDMR_WRC3 | LSDMR_CL3;
 193         /*
 194          * Setup SDRAM Base and Option Registers, already done in cpu_init.c
 195          */
 196
 197         /* setup mtrpt, lsrt and lbcr for LB bus */
 198         lbc->lbcr = 0x00000000;
 199         /* LB refresh timer prescal, 266MHz/32 */
 200         lbc->mrtpr = 0x20000000;
 201         /* LB sdram refresh timer, about 6us */
 202         lbc->lsrt = 0x32000000;
 203         asm("sync");
 204
 205         /*
 206          * Configure the SDRAM controller Machine Mode Register.
 207          */
 208
 209         /* 0x40636733; normal operation */
 210         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 211
 212         /* 0x68636733; precharge all the banks */
 213         lbc->lsdmr = lsdmr_common | LSDMR_OP_PCHALL;
 214         asm("sync");
 215         *sdram_addr = 0xff;
 216         udelay(100);
 217
 218         /* 0x48636733; auto refresh */
 219         lbc->lsdmr = lsdmr_common | LSDMR_OP_ARFRSH;
 220         asm("sync");
 221         /*1 times*/
 222         *sdram_addr = 0xff;
 223         udelay(100);
 224         /*2 times*/
 225         *sdram_addr = 0xff;
 226         udelay(100);
 227         /*3 times*/
 228         *sdram_addr = 0xff;
 229         udelay(100);
 230         /*4 times*/
 231         *sdram_addr = 0xff;
 232         udelay(100);
 233         /*5 times*/
 234         *sdram_addr = 0xff;
 235         udelay(100);
 236         /*6 times*/
 237         *sdram_addr = 0xff;
 238         udelay(100);
 239         /*7 times*/
 240         *sdram_addr = 0xff;
 241         udelay(100);
 242         /*8 times*/
 243         *sdram_addr = 0xff;
 244         udelay(100);
 245
 246         /* 0x58636733; mode register write operation */
 247         lbc->lsdmr = lsdmr_common | LSDMR_OP_MRW;
 248         asm("sync");
 249         *sdram_addr = 0xff;
 250         udelay(100);
 251
 252         /* 0x40636733; normal operation */
 253         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 254         asm("sync");
 255         *sdram_addr = 0xff;
 256         udelay(100);
 257 }
 258 #else
 259 void sdram_init(void)
 260 {
 261 }
 262 #endif
 263
 264 /*
 265  * The following are used to control the SPI chip selects for the SPI command.
 266  */
 267 #ifdef CONFIG_MPC8XXX_SPI
 268
 269 #define SPI_CS_MASK     0x80000000
 270
 271 int spi_cs_is_valid(unsigned int bus, unsigned int cs)
 272 {
 273         return bus == 0 && cs == 0;
 274 }
 275
 276 void spi_cs_activate(struct spi_slave *slave)
 277 {
 278         volatile gpio83xx_t *iopd = &((immap_t *)CONFIG_SYS_IMMR)->gpio[0];
 279
 280         iopd->dat &= ~SPI_CS_MASK;
 281 }
 282
 283 void spi_cs_deactivate(struct spi_slave *slave)
 284 {
 285         volatile gpio83xx_t *iopd = &((immap_t *)CONFIG_SYS_IMMR)->gpio[0];
 286
 287         iopd->dat |=  SPI_CS_MASK;
 288 }
 289 #endif
 290
 291 #if defined(CONFIG_OF_BOARD_SETUP)
 292 int ft_board_setup(void *blob, bd_t *bd)
 293 {
 294         ft_cpu_setup(blob, bd);
 295 #ifdef CONFIG_PCI
 296         ft_pci_setup(blob, bd);
 297 #endif
 298
 299         return 0;
 300 }
 301 #endif