board/freescale/ls2080ardb/ls2080ardb.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2015 Freescale Semiconductor
   4  * Copyright 2017 NXP
   5  */
   6 #include <common.h>
   7 #include <env.h>
   8 #include <malloc.h>
   9 #include <errno.h>
  10 #include <netdev.h>
  11 #include <fsl_ifc.h>
  12 #include <fsl_ddr.h>
  13 #include <asm/io.h>
  14 #include <hwconfig.h>
  15 #include <fdt_support.h>
  16 #include <linux/libfdt.h>
  17 #include <fsl-mc/fsl_mc.h>
  18 #include <env_internal.h>
  19 #include <efi_loader.h>
  20 #include <i2c.h>
  21 #include <asm/arch/mmu.h>
  22 #include <asm/arch/soc.h>
  23 #include <asm/arch/ppa.h>
  24 #include <fsl_sec.h>
  25
  26 #ifdef CONFIG_FSL_QIXIS
  27 #include "../common/qixis.h"
  28 #include "ls2080ardb_qixis.h"
  29 #endif
  30 #include "../common/vid.h"
  31
  32 #define PIN_MUX_SEL_SDHC        0x00
  33 #define PIN_MUX_SEL_DSPI        0x0a
  34
  35 #define SET_SDHC_MUX_SEL(reg, value)    ((reg & 0xf0) | value)
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 enum {
  39         MUX_TYPE_SDHC,
  40         MUX_TYPE_DSPI,
  41 };
  42
  43 unsigned long long get_qixis_addr(void)
  44 {
  45         unsigned long long addr;
  46
  47         if (gd->flags & GD_FLG_RELOC)
  48                 addr = QIXIS_BASE_PHYS;
  49         else
  50                 addr = QIXIS_BASE_PHYS_EARLY;
  51
  52         /*
  53          * IFC address under 256MB is mapped to 0x30000000, any address above
  54          * is mapped to 0x5_10000000 up to 4GB.
  55          */
  56         addr = addr  > 0x10000000 ? addr + 0x500000000ULL : addr + 0x30000000;
  57
  58         return addr;
  59 }
  60
  61 int checkboard(void)
  62 {
  63 #ifdef CONFIG_FSL_QIXIS
  64         u8 sw;
  65 #endif
  66         char buf[15];
  67
  68         cpu_name(buf);
  69         printf("Board: %s-RDB, ", buf);
  70
  71 #ifdef CONFIG_TARGET_LS2081ARDB
  72 #ifdef CONFIG_FSL_QIXIS
  73         sw = QIXIS_READ(arch);
  74         printf("Board version: %c, ", (sw & 0xf) + 'A');
  75
  76         sw = QIXIS_READ(brdcfg[0]);
  77         sw = (sw >> QIXIS_QMAP_SHIFT) & QIXIS_QMAP_MASK;
  78         switch (sw) {
  79         case 0:
  80                 puts("boot from QSPI DEV#0\n");
  81                 puts("QSPI_CSA_1 mapped to QSPI DEV#1\n");
  82                 break;
  83         case 1:
  84                 puts("boot from QSPI DEV#1\n");
  85                 puts("QSPI_CSA_1 mapped to QSPI DEV#0\n");
  86                 break;
  87         case 2:
  88                 puts("boot from QSPI EMU\n");
  89                 puts("QSPI_CSA_1 mapped to QSPI DEV#0\n");
  90                 break;
  91         case 3:
  92                 puts("boot from QSPI EMU\n");
  93                 puts("QSPI_CSA_1 mapped to QSPI DEV#1\n");
  94                 break;
  95         case 4:
  96                 puts("boot from QSPI DEV#0\n");
  97                 puts("QSPI_CSA_1 mapped to QSPI EMU\n");
  98                 break;
  99         default:
 100                 printf("invalid setting of SW%u\n", sw);
 101                 break;
 102         }
 103         printf("FPGA: v%d.%d\n", QIXIS_READ(scver), QIXIS_READ(tagdata));
 104 #endif
 105         puts("SERDES1 Reference : ");
 106         printf("Clock1 = 100MHz ");
 107         printf("Clock2 = 161.13MHz");
 108 #else
 109 #ifdef CONFIG_FSL_QIXIS
 110         sw = QIXIS_READ(arch);
 111         printf("Board Arch: V%d, ", sw >> 4);
 112         printf("Board version: %c, boot from ", (sw & 0xf) + 'A');
 113
 114         sw = QIXIS_READ(brdcfg[0]);
 115         sw = (sw & QIXIS_LBMAP_MASK) >> QIXIS_LBMAP_SHIFT;
 116
 117         if (sw < 0x8)
 118                 printf("vBank: %d\n", sw);
 119         else if (sw == 0x9)
 120                 puts("NAND\n");
 121         else
 122                 printf("invalid setting of SW%u\n", QIXIS_LBMAP_SWITCH);
 123
 124         printf("FPGA: v%d.%d\n", QIXIS_READ(scver), QIXIS_READ(tagdata));
 125 #endif
 126         puts("SERDES1 Reference : ");
 127         printf("Clock1 = 156.25MHz ");
 128         printf("Clock2 = 156.25MHz");
 129 #endif
 130
 131         puts("\nSERDES2 Reference : ");
 132         printf("Clock1 = 100MHz ");
 133         printf("Clock2 = 100MHz\n");
 134
 135         return 0;
 136 }
 137
 138 unsigned long get_board_sys_clk(void)
 139 {
 140 #ifdef CONFIG_FSL_QIXIS
 141         u8 sysclk_conf = QIXIS_READ(brdcfg[1]);
 142
 143         switch (sysclk_conf & 0x0F) {
 144         case QIXIS_SYSCLK_83:
 145                 return 83333333;
 146         case QIXIS_SYSCLK_100:
 147                 return 100000000;
 148         case QIXIS_SYSCLK_125:
 149                 return 125000000;
 150         case QIXIS_SYSCLK_133:
 151                 return 133333333;
 152         case QIXIS_SYSCLK_150:
 153                 return 150000000;
 154         case QIXIS_SYSCLK_160:
 155                 return 160000000;
 156         case QIXIS_SYSCLK_166:
 157                 return 166666666;
 158         }
 159 #endif
 160         return 100000000;
 161 }
 162
 163 int select_i2c_ch_pca9547(u8 ch)
 164 {
 165         int ret;
 166
 167 #ifndef CONFIG_DM_I2C
 168         ret = i2c_write(I2C_MUX_PCA_ADDR_PRI, 0, 1, &ch, 1);
 169 #else
 170         struct udevice *dev;
 171
 172         ret = i2c_get_chip_for_busnum(0, I2C_MUX_PCA_ADDR_PRI, 1, &dev);
 173         if (!ret)
 174                 ret = dm_i2c_write(dev, 0, &ch, 1);
 175 #endif
 176
 177         if (ret) {
 178                 puts("PCA: failed to select proper channel\n");
 179                 return ret;
 180         }
 181
 182         return 0;
 183 }
 184
 185 int i2c_multiplexer_select_vid_channel(u8 channel)
 186 {
 187         return select_i2c_ch_pca9547(channel);
 188 }
 189
 190 int config_board_mux(int ctrl_type)
 191 {
 192 #ifdef CONFIG_FSL_QIXIS
 193         u8 reg5;
 194
 195         reg5 = QIXIS_READ(brdcfg[5]);
 196
 197         switch (ctrl_type) {
 198         case MUX_TYPE_SDHC:
 199                 reg5 = SET_SDHC_MUX_SEL(reg5, PIN_MUX_SEL_SDHC);
 200                 break;
 201         case MUX_TYPE_DSPI:
 202                 reg5 = SET_SDHC_MUX_SEL(reg5, PIN_MUX_SEL_DSPI);
 203                 break;
 204         default:
 205                 printf("Wrong mux interface type\n");
 206                 return -1;
 207         }
 208
 209         QIXIS_WRITE(brdcfg[5], reg5);
 210 #endif
 211         return 0;
 212 }
 213
 214 int board_init(void)
 215 {
 216 #ifdef CONFIG_FSL_MC_ENET
 217         u32 __iomem *irq_ccsr = (u32 __iomem *)ISC_BASE;
 218 #endif
 219
 220         init_final_memctl_regs();
 221
 222 #ifdef CONFIG_ENV_IS_NOWHERE
 223         gd->env_addr = (ulong)&default_environment[0];
 224 #endif
 225         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT);
 226
 227 #ifdef CONFIG_FSL_QIXIS
 228         QIXIS_WRITE(rst_ctl, QIXIS_RST_CTL_RESET_EN);
 229 #endif
 230
 231 #ifdef CONFIG_FSL_CAAM
 232         sec_init();
 233 #endif
 234 #ifdef CONFIG_FSL_LS_PPA
 235         ppa_init();
 236 #endif
 237
 238 #ifdef CONFIG_FSL_MC_ENET
 239         /* invert AQR405 IRQ pins polarity */
 240         out_le32(irq_ccsr + IRQCR_OFFSET / 4, AQR405_IRQ_MASK);
 241 #endif
 242 #ifdef CONFIG_FSL_CAAM
 243         sec_init();
 244 #endif
 245
 246         return 0;
 247 }
 248
 249 int board_early_init_f(void)
 250 {
 251 #ifdef CONFIG_SYS_I2C_EARLY_INIT
 252         i2c_early_init_f();
 253 #endif
 254         fsl_lsch3_early_init_f();
 255         return 0;
 256 }
 257
 258 int misc_init_r(void)
 259 {
 260         char *env_hwconfig;
 261         u32 __iomem *dcfg_ccsr = (u32 __iomem *)DCFG_BASE;
 262         u32 val;
 263         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 264         u32 svr = gur_in32(&gur->svr);
 265
 266         val = in_le32(dcfg_ccsr + DCFG_RCWSR13 / 4);
 267
 268         env_hwconfig = env_get("hwconfig");
 269
 270         if (hwconfig_f("dspi", env_hwconfig) &&
 271             DCFG_RCWSR13_DSPI == (val & (u32)(0xf << 8)))
 272                 config_board_mux(MUX_TYPE_DSPI);
 273         else
 274                 config_board_mux(MUX_TYPE_SDHC);
 275
 276         /*
 277          * LS2081ARDB RevF board has smart voltage translator
 278          * which needs to be programmed to enable high speed SD interface
 279          * by setting GPIO4_10 output to zero
 280          */
 281 #ifdef CONFIG_TARGET_LS2081ARDB
 282                 out_le32(GPIO4_GPDIR_ADDR, (1 << 21 |
 283                                             in_le32(GPIO4_GPDIR_ADDR)));
 284                 out_le32(GPIO4_GPDAT_ADDR, (~(1 << 21) &
 285                                             in_le32(GPIO4_GPDAT_ADDR)));
 286 #endif
 287         if (hwconfig("sdhc"))
 288                 config_board_mux(MUX_TYPE_SDHC);
 289
 290         if (adjust_vdd(0))
 291                 printf("Warning: Adjusting core voltage failed.\n");
 292         /*
 293          * Default value of board env is based on filename which is
 294          * ls2080ardb. Modify board env for other supported SoCs
 295          */
 296         if ((SVR_SOC_VER(svr) == SVR_LS2088A) ||
 297             (SVR_SOC_VER(svr) == SVR_LS2048A))
 298                 env_set("board", "ls2088ardb");
 299         else if ((SVR_SOC_VER(svr) == SVR_LS2081A) ||
 300             (SVR_SOC_VER(svr) == SVR_LS2041A))
 301                 env_set("board", "ls2081ardb");
 302
 303         return 0;
 304 }
 305
 306 void detail_board_ddr_info(void)
 307 {
 308         puts("\nDDR    ");
 309         print_size(gd->bd->bi_dram[0].size + gd->bd->bi_dram[1].size, "");
 310         print_ddr_info(0);
 311 #ifdef CONFIG_SYS_FSL_HAS_DP_DDR
 312         if (soc_has_dp_ddr() && gd->bd->bi_dram[2].size) {
 313                 puts("\nDP-DDR ");
 314                 print_size(gd->bd->bi_dram[2].size, "");
 315                 print_ddr_info(CONFIG_DP_DDR_CTRL);
 316         }
 317 #endif
 318 }
 319
 320 #if defined(CONFIG_ARCH_MISC_INIT)
 321 int arch_misc_init(void)
 322 {
 323         return 0;
 324 }
 325 #endif
 326
 327 #ifdef CONFIG_FSL_MC_ENET
 328 void fdt_fixup_board_enet(void *fdt)
 329 {
 330         int offset;
 331
 332         offset = fdt_path_offset(fdt, "/soc/fsl-mc");
 333
 334         if (offset < 0)
 335                 offset = fdt_path_offset(fdt, "/fsl-mc");
 336
 337         if (offset < 0) {
 338                 printf("%s: ERROR: fsl-mc node not found in device tree (error %d)\n",
 339                        __func__, offset);
 340                 return;
 341         }
 342
 343         if (get_mc_boot_status() == 0 &&
 344             (is_lazy_dpl_addr_valid() || get_dpl_apply_status() == 0))
 345                 fdt_status_okay(fdt, offset);
 346         else
 347                 fdt_status_fail(fdt, offset);
 348 }
 349
 350 void board_quiesce_devices(void)
 351 {
 352         fsl_mc_ldpaa_exit(gd->bd);
 353 }
 354 #endif
 355
 356 #ifdef CONFIG_OF_BOARD_SETUP
 357 void fsl_fdt_fixup_flash(void *fdt)
 358 {
 359         int offset;
 360 #ifdef CONFIG_TFABOOT
 361         u32 __iomem *dcfg_ccsr = (u32 __iomem *)DCFG_BASE;
 362         u32 val;
 363 #endif
 364
 365 /*
 366  * IFC and QSPI are muxed on board.
 367  * So disable IFC node in dts if QSPI is enabled or
 368  * disable QSPI node in dts in case QSPI is not enabled.
 369  */
 370 #ifdef CONFIG_TFABOOT
 371         enum boot_src src = get_boot_src();
 372         bool disable_ifc = false;
 373
 374         switch (src) {
 375         case BOOT_SOURCE_IFC_NOR:
 376                 disable_ifc = false;
 377                 break;
 378         case BOOT_SOURCE_QSPI_NOR:
 379                 disable_ifc = true;
 380                 break;
 381         default:
 382                 val = in_le32(dcfg_ccsr + DCFG_RCWSR15 / 4);
 383                 if (DCFG_RCWSR15_IFCGRPABASE_QSPI == (val & (u32)0x3))
 384                         disable_ifc = true;
 385                 break;
 386         }
 387
 388         if (disable_ifc) {
 389                 offset = fdt_path_offset(fdt, "/soc/ifc");
 390
 391                 if (offset < 0)
 392                         offset = fdt_path_offset(fdt, "/ifc");
 393         } else {
 394                 offset = fdt_path_offset(fdt, "/soc/quadspi");
 395
 396                 if (offset < 0)
 397                         offset = fdt_path_offset(fdt, "/quadspi");
 398         }
 399
 400 #else
 401 #ifdef CONFIG_FSL_QSPI
 402         offset = fdt_path_offset(fdt, "/soc/ifc");
 403
 404         if (offset < 0)
 405                 offset = fdt_path_offset(fdt, "/ifc");
 406 #else
 407         offset = fdt_path_offset(fdt, "/soc/quadspi");
 408
 409         if (offset < 0)
 410                 offset = fdt_path_offset(fdt, "/quadspi");
 411 #endif
 412 #endif
 413
 414         if (offset < 0)
 415                 return;
 416
 417         fdt_status_disabled(fdt, offset);
 418 }
 419
 420 int ft_board_setup(void *blob, bd_t *bd)
 421 {
 422         int i;
 423         u16 mc_memory_bank = 0;
 424
 425         u64 *base;
 426         u64 *size;
 427         u64 mc_memory_base = 0;
 428         u64 mc_memory_size = 0;
 429         u16 total_memory_banks;
 430
 431         ft_cpu_setup(blob, bd);
 432
 433         fdt_fixup_mc_ddr(&mc_memory_base, &mc_memory_size);
 434
 435         if (mc_memory_base != 0)
 436                 mc_memory_bank++;
 437
 438         total_memory_banks = CONFIG_NR_DRAM_BANKS + mc_memory_bank;
 439
 440         base = calloc(total_memory_banks, sizeof(u64));
 441         size = calloc(total_memory_banks, sizeof(u64));
 442
 443         /* fixup DT for the two GPP DDR banks */
 444         base[0] = gd->bd->bi_dram[0].start;
 445         size[0] = gd->bd->bi_dram[0].size;
 446         base[1] = gd->bd->bi_dram[1].start;
 447         size[1] = gd->bd->bi_dram[1].size;
 448
 449 #ifdef CONFIG_RESV_RAM
 450         /* reduce size if reserved memory is within this bank */
 451         if (gd->arch.resv_ram >= base[0] &&
 452             gd->arch.resv_ram < base[0] + size[0])
 453                 size[0] = gd->arch.resv_ram - base[0];
 454         else if (gd->arch.resv_ram >= base[1] &&
 455                  gd->arch.resv_ram < base[1] + size[1])
 456                 size[1] = gd->arch.resv_ram - base[1];
 457 #endif
 458
 459         if (mc_memory_base != 0) {
 460                 for (i = 0; i <= total_memory_banks; i++) {
 461                         if (base[i] == 0 && size[i] == 0) {
 462                                 base[i] = mc_memory_base;
 463                                 size[i] = mc_memory_size;
 464                                 break;
 465                         }
 466                 }
 467         }
 468
 469         fdt_fixup_memory_banks(blob, base, size, total_memory_banks);
 470
 471         fdt_fsl_mc_fixup_iommu_map_entry(blob);
 472
 473         fsl_fdt_fixup_dr_usb(blob, bd);
 474
 475         fsl_fdt_fixup_flash(blob);
 476
 477 #ifdef CONFIG_FSL_MC_ENET
 478         fdt_fixup_board_enet(blob);
 479 #endif
 480
 481         return 0;
 482 }
 483 #endif
 484
 485 void qixis_dump_switch(void)
 486 {
 487 #ifdef CONFIG_FSL_QIXIS
 488         int i, nr_of_cfgsw;
 489
 490         QIXIS_WRITE(cms[0], 0x00);
 491         nr_of_cfgsw = QIXIS_READ(cms[1]);
 492
 493         puts("DIP switch settings dump:\n");
 494         for (i = 1; i <= nr_of_cfgsw; i++) {
 495                 QIXIS_WRITE(cms[0], i);
 496                 printf("SW%d = (0x%02x)\n", i, QIXIS_READ(cms[1]));
 497         }
 498 #endif
 499 }
 500
 501 /*
 502  * Board rev C and earlier has duplicated I2C addresses for 2nd controller.
 503  * Both slots has 0x54, resulting 2nd slot unusable.
 504  */
 505 void update_spd_address(unsigned int ctrl_num,
 506                         unsigned int slot,
 507                         unsigned int *addr)
 508 {
 509 #ifndef CONFIG_TARGET_LS2081ARDB
 510 #ifdef CONFIG_FSL_QIXIS
 511         u8 sw;
 512
 513         sw = QIXIS_READ(arch);
 514         if ((sw & 0xf) < 0x3) {
 515                 if (ctrl_num == 1 && slot == 0)
 516                         *addr = SPD_EEPROM_ADDRESS4;
 517                 else if (ctrl_num == 1 && slot == 1)
 518                         *addr = SPD_EEPROM_ADDRESS3;
 519         }
 520 #endif
 521 #endif
 522 }