board/esd/du440/du440.c

   1 /*
   2  * (C) Copyright 2008
   3  * Matthias Fuchs, esd gmbh, matthias.fuchs@esd-electronics.com
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 #include <common.h>
  22 #include <asm/processor.h>
  23 #include <asm/io.h>
  24 #include <asm/bitops.h>
  25 #include <command.h>
  26 #include <i2c.h>
  27 #include <ppc440.h>
  28 #include "du440.h"
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 extern flash_info_t flash_info[CFG_MAX_FLASH_BANKS];
  33 extern ulong flash_get_size (ulong base, int banknum);
  34
  35 int usbhub_init(void);
  36 int dvi_init(void);
  37 int eeprom_write_enable (unsigned dev_addr, int state);
  38 int board_revision(void);
  39
  40 static int du440_post_errors;
  41
  42 int board_early_init_f(void)
  43 {
  44         u32 sdr0_cust0;
  45         u32 sdr0_pfc1, sdr0_pfc2;
  46         u32 reg;
  47
  48         mtdcr(ebccfga, xbcfg);
  49         mtdcr(ebccfgd, 0xb8400000);
  50
  51         /*
  52          * Setup the GPIO pins
  53          */
  54         out_be32((void*)GPIO0_OR, 0x00000000 | CFG_GPIO0_EP_EEP);
  55         out_be32((void*)GPIO0_TCR, 0x0000001f | CFG_GPIO0_EP_EEP);
  56         out_be32((void*)GPIO0_OSRL, 0x50055400);
  57         out_be32((void*)GPIO0_OSRH, 0x55005000);
  58         out_be32((void*)GPIO0_TSRL, 0x50055400);
  59         out_be32((void*)GPIO0_TSRH, 0x55005000);
  60         out_be32((void*)GPIO0_ISR1L, 0x50000000);
  61         out_be32((void*)GPIO0_ISR1H, 0x00000000);
  62         out_be32((void*)GPIO0_ISR2L, 0x00000000);
  63         out_be32((void*)GPIO0_ISR2H, 0x00000000);
  64         out_be32((void*)GPIO0_ISR3L, 0x00000000);
  65         out_be32((void*)GPIO0_ISR3H, 0x00000000);
  66
  67         out_be32((void*)GPIO1_OR, 0x00000000);
  68         out_be32((void*)GPIO1_TCR, 0xc2000000 |
  69                  CFG_GPIO1_IORSTN |
  70                  CFG_GPIO1_IORST2N |
  71                  CFG_GPIO1_LEDUSR1 |
  72                  CFG_GPIO1_LEDUSR2 |
  73                  CFG_GPIO1_LEDPOST |
  74                  CFG_GPIO1_LEDDU);
  75         out_be32((void*)GPIO1_ODR, CFG_GPIO1_LEDDU);
  76         out_be32((void*)GPIO1_OSRL, 0x0c280000);
  77         out_be32((void*)GPIO1_OSRH, 0x00000000);
  78         out_be32((void*)GPIO1_TSRL, 0xcc000000);
  79         out_be32((void*)GPIO1_TSRH, 0x00000000);
  80         out_be32((void*)GPIO1_ISR1L, 0x00005550);
  81         out_be32((void*)GPIO1_ISR1H, 0x00000000);
  82         out_be32((void*)GPIO1_ISR2L, 0x00050000);
  83         out_be32((void*)GPIO1_ISR2H, 0x00000000);
  84         out_be32((void*)GPIO1_ISR3L, 0x01400000);
  85         out_be32((void*)GPIO1_ISR3H, 0x00000000);
  86
  87         /*
  88          * Setup the interrupt controller polarities, triggers, etc.
  89          */
  90         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  91         mtdcr(uic0er, 0x00000000);      /* disable all */
  92         mtdcr(uic0cr, 0x00000005);      /* ATI & UIC1 crit are critical */
  93         mtdcr(uic0pr, 0xfffff7ff);      /* per ref-board manual */
  94         mtdcr(uic0tr, 0x00000000);      /* per ref-board manual */
  95         mtdcr(uic0vr, 0x00000000);      /* int31 highest, base=0x000 */
  96         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  97
  98         /*
  99          * UIC1:
 100          *  bit30: ext. Irq 1: PLD : int 32+30
 101          */
 102         mtdcr(uic1sr, 0xffffffff);      /* clear all */
 103         mtdcr(uic1er, 0x00000000);      /* disable all */
 104         mtdcr(uic1cr, 0x00000000);      /* all non-critical */
 105         mtdcr(uic1pr, 0xfffffffd);
 106         mtdcr(uic1tr, 0x00000000);
 107         mtdcr(uic1vr, 0x00000000);      /* int31 highest, base=0x000 */
 108         mtdcr(uic1sr, 0xffffffff);      /* clear all */
 109
 110         /*
 111          * UIC2
 112          *  bit3: ext. Irq 2: DCF77 : int 64+3
 113          */
 114         mtdcr(uic2sr, 0xffffffff);      /* clear all */
 115         mtdcr(uic2er, 0x00000000);      /* disable all */
 116         mtdcr(uic2cr, 0x00000000);      /* all non-critical */
 117         mtdcr(uic2pr, 0xffffffff);      /* per ref-board manual */
 118         mtdcr(uic2tr, 0x00000000);      /* per ref-board manual */
 119         mtdcr(uic2vr, 0x00000000);      /* int31 highest, base=0x000 */
 120         mtdcr(uic2sr, 0xffffffff);      /* clear all */
 121
 122         /* select Ethernet pins */
 123         mfsdr(SDR0_PFC1, sdr0_pfc1);
 124         mfsdr(SDR0_PFC2, sdr0_pfc2);
 125
 126         /* setup EMAC bridge interface */
 127         if (board_revision() == 0) {
 128                 /* 1 x MII */
 129                 sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SELECT_MASK) |
 130                         SDR0_PFC1_SELECT_CONFIG_1_2;
 131                 sdr0_pfc2 = (sdr0_pfc2 & ~SDR0_PFC2_SELECT_MASK) |
 132                         SDR0_PFC2_SELECT_CONFIG_1_2;
 133         } else {
 134                 /* 2 x SMII */
 135                 sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SELECT_MASK) |
 136                         SDR0_PFC1_SELECT_CONFIG_6;
 137                 sdr0_pfc2 = (sdr0_pfc2 & ~SDR0_PFC2_SELECT_MASK) |
 138                         SDR0_PFC2_SELECT_CONFIG_6;
 139         }
 140
 141         /* enable 2nd IIC */
 142         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SIS_MASK) | SDR0_PFC1_SIS_IIC1_SEL;
 143
 144         mtsdr(SDR0_PFC2, sdr0_pfc2);
 145         mtsdr(SDR0_PFC1, sdr0_pfc1);
 146
 147         /* PCI arbiter enabled */
 148         mfsdr(sdr_pci0, reg);
 149         mtsdr(sdr_pci0, 0x80000000 | reg);
 150
 151         /* setup NAND FLASH */
 152         mfsdr(SDR0_CUST0, sdr0_cust0);
 153         sdr0_cust0 = SDR0_CUST0_MUX_NDFC_SEL    |
 154                 SDR0_CUST0_NDFC_ENABLE          |
 155                 SDR0_CUST0_NDFC_BW_8_BIT        |
 156                 SDR0_CUST0_NDFC_ARE_MASK        |
 157                 (0x80000000 >> (28 + CFG_NAND0_CS)) |
 158                 (0x80000000 >> (28 + CFG_NAND1_CS));
 159         mtsdr(SDR0_CUST0, sdr0_cust0);
 160
 161         return 0;
 162 }
 163
 164 int misc_init_r(void)
 165 {
 166         uint pbcr;
 167         int size_val = 0;
 168         u32 reg;
 169         unsigned long usb2d0cr = 0;
 170         unsigned long usb2phy0cr, usb2h0cr = 0;
 171         unsigned long sdr0_pfc1;
 172         int i, j;
 173
 174         /* adjust flash start and offset */
 175         gd->bd->bi_flashstart = 0 - gd->bd->bi_flashsize;
 176         gd->bd->bi_flashoffset = 0;
 177
 178         mtdcr(ebccfga, pb0cr);
 179         pbcr = mfdcr(ebccfgd);
 180         size_val = ffs(gd->bd->bi_flashsize) - 21;
 181         pbcr = (pbcr & 0x0001ffff) | gd->bd->bi_flashstart | (size_val << 17);
 182         mtdcr(ebccfga, pb0cr);
 183         mtdcr(ebccfgd, pbcr);
 184
 185         /*
 186          * Re-check to get correct base address
 187          */
 188         flash_get_size(gd->bd->bi_flashstart, 0);
 189
 190         /*
 191          * USB suff...
 192          */
 193         /* SDR Setting */
 194         mfsdr(SDR0_PFC1, sdr0_pfc1);
 195         mfsdr(SDR0_USB0, usb2d0cr);
 196         mfsdr(SDR0_USB2PHY0CR, usb2phy0cr);
 197         mfsdr(SDR0_USB2H0CR, usb2h0cr);
 198
 199         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_XOCLK_MASK;
 200         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_XOCLK_EXTERNAL;
 201         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_WDINT_MASK;
 202         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_WDINT_16BIT_30MHZ;
 203         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DVBUS_MASK;
 204         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DVBUS_PURDIS;
 205         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DWNSTR_MASK;
 206         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DWNSTR_HOST;
 207         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_UTMICN_MASK;
 208         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_UTMICN_HOST;
 209
 210         /* An 8-bit/60MHz interface is the only possible alternative
 211            when connecting the Device to the PHY */
 212         usb2h0cr   = usb2h0cr &~SDR0_USB2H0CR_WDINT_MASK;
 213         usb2h0cr   = usb2h0cr | SDR0_USB2H0CR_WDINT_16BIT_30MHZ;
 214
 215         /* To enable the USB 2.0 Device function through the UTMI interface */
 216         usb2d0cr = usb2d0cr &~SDR0_USB2D0CR_USB2DEV_EBC_SEL_MASK;
 217
 218         sdr0_pfc1 = sdr0_pfc1 &~SDR0_PFC1_UES_MASK;
 219         sdr0_pfc1 = sdr0_pfc1 | SDR0_PFC1_UES_EBCHR_SEL;
 220
 221         mtsdr(SDR0_PFC1, sdr0_pfc1);
 222         mtsdr(SDR0_USB0, usb2d0cr);
 223         mtsdr(SDR0_USB2PHY0CR, usb2phy0cr);
 224         mtsdr(SDR0_USB2H0CR, usb2h0cr);
 225
 226         /* clear resets */
 227         udelay (1000);
 228         mtsdr(SDR0_SRST1, 0x00000000);
 229         udelay (1000);
 230         mtsdr(SDR0_SRST0, 0x00000000);
 231
 232         printf("USB:   Host(int phy)\n");
 233
 234         /*
 235          * Clear PLB4A0_ACR[WRP]
 236          * This fix will make the MAL burst disabling patch for the Linux
 237          * EMAC driver obsolete.
 238          */
 239         reg = mfdcr(plb4_acr) & ~PLB4_ACR_WRP;
 240         mtdcr(plb4_acr, reg);
 241
 242         /*
 243          * release IO-RST#
 244          * We have to wait at least 560ms until we may call usbhub_init
 245          */
 246         out_be32((void*)GPIO1_OR, in_be32((void*)GPIO1_OR) |
 247                  CFG_GPIO1_IORSTN | CFG_GPIO1_IORST2N);
 248
 249         /*
 250          * flash USR1/2 LEDs (600ms)
 251          * This results in the necessary delay from IORST# until
 252          * calling usbhub_init will succeed
 253          */
 254         for (j = 0; j < 3; j++) {
 255                 out_be32((void*)GPIO1_OR,
 256                          (in_be32((void*)GPIO1_OR) & ~CFG_GPIO1_LEDUSR2) |
 257                          CFG_GPIO1_LEDUSR1);
 258
 259                 for (i = 0; i < 100; i++)
 260                         udelay(1000);
 261
 262                 out_be32((void*)GPIO1_OR,
 263                          (in_be32((void*)GPIO1_OR) & ~CFG_GPIO1_LEDUSR1) |
 264                          CFG_GPIO1_LEDUSR2);
 265
 266                 for (i = 0; i < 100; i++)
 267                         udelay(1000);
 268         }
 269
 270         out_be32((void*)GPIO1_OR, in_be32((void*)GPIO1_OR) &
 271                  ~(CFG_GPIO1_LEDUSR1 | CFG_GPIO1_LEDUSR2));
 272
 273         if (usbhub_init())
 274                 du440_post_errors++;
 275
 276         if (dvi_init())
 277                 du440_post_errors++;
 278
 279         return 0;
 280 }
 281
 282 int pld_revision(void)
 283 {
 284         out8(CFG_CPLD_BASE, 0x00);
 285         return (int)(in8(CFG_CPLD_BASE) & CPLD_VERSION_MASK);
 286 }
 287
 288 int board_revision(void)
 289 {
 290         int rpins = (int)((in_be32((void*)GPIO1_IR) & CFG_GPIO1_HWVER_MASK)
 291                           >> CFG_GPIO1_HWVER_SHIFT);
 292
 293         return ((rpins & 1) << 3) | ((rpins & 2) << 1) |
 294                 ((rpins & 4) >> 1) | ((rpins & 8) >> 3);
 295 }
 296
 297 #if defined(CONFIG_SHOW_ACTIVITY)
 298 void board_show_activity (ulong timestamp)
 299 {
 300         if ((timestamp % 100) == 0)
 301                 out_be32((void*)GPIO1_OR,
 302                          in_be32((void*)GPIO1_OR) ^ CFG_GPIO1_LEDUSR1);
 303 }
 304
 305 void show_activity(int arg)
 306 {
 307 }
 308 #endif /* CONFIG_SHOW_ACTIVITY */
 309
 310 int du440_phy_addr(int devnum)
 311 {
 312         if (board_revision() == 0)
 313                 return devnum;
 314
 315         return devnum + 1;
 316 }
 317
 318 int checkboard(void)
 319 {
 320         char serno[32];
 321
 322         puts("Board: DU440");
 323
 324         if (getenv_r("serial#", serno, sizeof(serno)) > 0) {
 325                 puts(", serial# ");
 326                 puts(serno);
 327         }
 328
 329         printf(", HW-Rev. 1.%d, CPLD-Rev. 1.%d\n",
 330                board_revision(), pld_revision());
 331         return (0);
 332 }
 333
 334 /*
 335  * pci_pre_init
 336  *
 337  * This routine is called just prior to registering the hose and gives
 338  * the board the opportunity to check things. Returning a value of zero
 339  * indicates that things are bad & PCI initialization should be aborted.
 340  *
 341  * Different boards may wish to customize the pci controller structure
 342  * (add regions, override default access routines, etc) or perform
 343  * certain pre-initialization actions.
 344  */
 345 #if defined(CONFIG_PCI)
 346 int pci_pre_init(struct pci_controller *hose)
 347 {
 348         unsigned long addr;
 349
 350         /*
 351          * Set priority for all PLB3 devices to 0.
 352          * Set PLB3 arbiter to fair mode.
 353          */
 354         mfsdr(sdr_amp1, addr);
 355         mtsdr(sdr_amp1, (addr & 0x000000FF) | 0x0000FF00);
 356         addr = mfdcr(plb3_acr);
 357         mtdcr(plb3_acr, addr | 0x80000000);
 358
 359         /*
 360          * Set priority for all PLB4 devices to 0.
 361          */
 362         mfsdr(sdr_amp0, addr);
 363         mtsdr(sdr_amp0, (addr & 0x000000FF) | 0x0000FF00);
 364         addr = mfdcr(plb4_acr) | 0xa0000000; /* Was 0x8---- */
 365         mtdcr(plb4_acr, addr);
 366
 367         /*
 368          * Set Nebula PLB4 arbiter to fair mode.
 369          */
 370         /* Segment0 */
 371         addr = (mfdcr(plb0_acr) & ~plb0_acr_ppm_mask) | plb0_acr_ppm_fair;
 372         addr = (addr & ~plb0_acr_hbu_mask) | plb0_acr_hbu_enabled;
 373         addr = (addr & ~plb0_acr_rdp_mask) | plb0_acr_rdp_4deep;
 374         addr = (addr & ~plb0_acr_wrp_mask) | plb0_acr_wrp_2deep;
 375         mtdcr(plb0_acr, addr);
 376
 377         /* Segment1 */
 378         addr = (mfdcr(plb1_acr) & ~plb1_acr_ppm_mask) | plb1_acr_ppm_fair;
 379         addr = (addr & ~plb1_acr_hbu_mask) | plb1_acr_hbu_enabled;
 380         addr = (addr & ~plb1_acr_rdp_mask) | plb1_acr_rdp_4deep;
 381         addr = (addr & ~plb1_acr_wrp_mask) | plb1_acr_wrp_2deep;
 382         mtdcr(plb1_acr, addr);
 383
 384         return 1;
 385 }
 386 #endif /* defined(CONFIG_PCI) */
 387
 388 /*
 389  * pci_target_init
 390  *
 391  * The bootstrap configuration provides default settings for the pci
 392  * inbound map (PIM). But the bootstrap config choices are limited and
 393  * may not be sufficient for a given board.
 394  */
 395 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 396 void pci_target_init(struct pci_controller *hose)
 397 {
 398         /*
 399          * Set up Direct MMIO registers
 400          */
 401         /*
 402          * PowerPC440EPX PCI Master configuration.
 403          * Map one 1Gig range of PLB/processor addresses to PCI memory space.
 404          * PLB address 0xA0000000-0xDFFFFFFF
 405          *     ==> PCI address 0xA0000000-0xDFFFFFFF
 406          * Use byte reversed out routines to handle endianess.
 407          * Make this region non-prefetchable.
 408          */
 409         out32r(PCIX0_PMM0MA, 0x00000000);       /* PMM0 Mask/Attribute */
 410                                                 /* - disabled b4 setting */
 411         out32r(PCIX0_PMM0LA, CFG_PCI_MEMBASE);  /* PMM0 Local Address */
 412         out32r(PCIX0_PMM0PCILA, CFG_PCI_MEMBASE); /* PMM0 PCI Low Address */
 413         out32r(PCIX0_PMM0PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 414         out32r(PCIX0_PMM0MA, 0xE0000001);       /* 512M + No prefetching, */
 415                                                 /* and enable region */
 416
 417         out32r(PCIX0_PMM1MA, 0x00000000);       /* PMM0 Mask/Attribute */
 418                                                 /* - disabled b4 setting */
 419         out32r(PCIX0_PMM1LA, CFG_PCI_MEMBASE2); /* PMM0 Local Address */
 420         out32r(PCIX0_PMM1PCILA, CFG_PCI_MEMBASE2); /* PMM0 PCI Low Address */
 421         out32r(PCIX0_PMM1PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 422         out32r(PCIX0_PMM1MA, 0xE0000001);       /* 512M + No prefetching, */
 423                                                 /* and enable region */
 424
 425         out32r(PCIX0_PTM1MS, 0x00000001);       /* Memory Size/Attribute */
 426         out32r(PCIX0_PTM1LA, 0);                /* Local Addr. Reg */
 427         out32r(PCIX0_PTM2MS, 0);                /* Memory Size/Attribute */
 428         out32r(PCIX0_PTM2LA, 0);                /* Local Addr. Reg */
 429
 430         /*
 431          * Set up Configuration registers
 432          */
 433
 434         /* Program the board's subsystem id/vendor id */
 435         pci_write_config_word(0, PCI_SUBSYSTEM_VENDOR_ID,
 436                               PCI_VENDOR_ID_ESDGMBH);
 437         pci_write_config_word(0, PCI_SUBSYSTEM_ID, PCI_DEVICE_ID_DU440);
 438
 439         pci_write_config_word(0, PCI_CLASS_SUB_CODE, PCI_CLASS_BRIDGE_HOST);
 440
 441         /* Configure command register as bus master */
 442         pci_write_config_word(0, PCI_COMMAND, PCI_COMMAND_MASTER);
 443
 444         /* 240nS PCI clock */
 445         pci_write_config_word(0, PCI_LATENCY_TIMER, 1);
 446
 447         /* No error reporting */
 448         pci_write_config_word(0, PCI_ERREN, 0);
 449
 450         pci_write_config_dword(0, PCI_BRDGOPT2, 0x00000101);
 451
 452 }
 453 #endif /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 454
 455 #if defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT)
 456 void pci_master_init(struct pci_controller *hose)
 457 {
 458         unsigned short temp_short;
 459
 460         /*
 461          * Write the PowerPC440 EP PCI Configuration regs.
 462          * Enable PowerPC440 EP to be a master on the PCI bus (PMM).
 463          * Enable PowerPC440 EP to act as a PCI memory target (PTM).
 464          */
 465         pci_read_config_word(0, PCI_COMMAND, &temp_short);
 466         pci_write_config_word(0, PCI_COMMAND,
 467                               temp_short | PCI_COMMAND_MASTER |
 468                               PCI_COMMAND_MEMORY);
 469 }
 470 #endif /* defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT) */
 471
 472 /*
 473  * is_pci_host
 474  *
 475  * This routine is called to determine if a pci scan should be
 476  * performed. With various hardware environments (especially cPCI and
 477  * PPMC) it's insufficient to depend on the state of the arbiter enable
 478  * bit in the strap register, or generic host/adapter assumptions.
 479  *
 480  * Rather than hard-code a bad assumption in the general 440 code, the
 481  * 440 pci code requires the board to decide at runtime.
 482  *
 483  * Return 0 for adapter mode, non-zero for host (monarch) mode.
 484  */
 485 #if defined(CONFIG_PCI)
 486 int is_pci_host(struct pci_controller *hose)
 487 {
 488         /* always configured as host. */
 489         return (1);
 490 }
 491 #endif /* defined(CONFIG_PCI) */
 492
 493 int last_stage_init(void)
 494 {
 495         int e, i;
 496
 497         /* everyting is ok: turn on POST-LED */
 498         out_be32((void*)GPIO1_OR, in_be32((void*)GPIO1_OR) | CFG_GPIO1_LEDPOST);
 499
 500         /* slowly blink on errors and finally keep LED off */
 501         for (e = 0; e < du440_post_errors; e++) {
 502                 out_be32((void*)GPIO1_OR,
 503                          in_be32((void*)GPIO1_OR) | CFG_GPIO1_LEDPOST);
 504
 505                 for (i = 0; i < 500; i++)
 506                         udelay(1000);
 507
 508                 out_be32((void*)GPIO1_OR,
 509                          in_be32((void*)GPIO1_OR) & ~CFG_GPIO1_LEDPOST);
 510
 511                 for (i = 0; i < 500; i++)
 512                         udelay(1000);
 513         }
 514
 515         return 0;
 516 }
 517
 518 #if defined(CONFIG_I2C_MULTI_BUS)
 519 /*
 520  * read field strength from I2C ADC
 521  */
 522 int dcf77_status(void)
 523 {
 524         unsigned int oldbus;
 525         uchar u[2];
 526         int mv;
 527
 528         oldbus = I2C_GET_BUS();
 529         I2C_SET_BUS(1);
 530
 531         if (i2c_read (IIC1_MCP3021_ADDR, 0, 0, u, 2)) {
 532                 I2C_SET_BUS(oldbus);
 533                 return -1;
 534         }
 535
 536         mv = (int)(((u[0] << 8) | u[1]) >> 2) * 3300 / 1024;
 537
 538         I2C_SET_BUS(oldbus);
 539         return mv;
 540 }
 541
 542 int do_dcf77(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 543 {
 544         int mv;
 545         u32 pin, pinold;
 546         unsigned long long t1, t2;
 547         bd_t *bd = gd->bd;
 548
 549         printf("DCF77: ");
 550         mv = dcf77_status();
 551         if (mv > 0)
 552                 printf("signal=%d mV\n", mv);
 553         else
 554                 printf("ERROR - no signal\n");
 555
 556         t1 = t2 = 0;
 557         pinold = in_be32((void*)GPIO1_IR) & CFG_GPIO1_DCF77;
 558         while (!ctrlc()) {
 559                 pin = in_be32((void*)GPIO1_IR) & CFG_GPIO1_DCF77;
 560                 if (pin && !pinold) { /* bit start */
 561                         t1 = get_ticks();
 562                         if (t2 && ((unsigned int)(t1 - t2) /
 563                                    (bd->bi_procfreq / 1000) >= 1800))
 564                                 printf("Start of minute\n");
 565
 566                         t2 = t1;
 567                 }
 568                 if (t1 && !pin && pinold) { /* bit end */
 569                         printf("%5d\n", (unsigned int)(get_ticks() - t1) /
 570                                (bd->bi_procfreq / 1000));
 571                 }
 572                 pinold = pin;
 573         }
 574
 575         printf("Abort\n");
 576         return 0;
 577 }
 578 U_BOOT_CMD(
 579         dcf77, 1, 1, do_dcf77,
 580         "dcf77   - Check DCF77 receiver\n",
 581         NULL
 582         );
 583
 584 /*
 585  * initialize USB hub via I2C1
 586  */
 587 int usbhub_init(void)
 588 {
 589         int reg;
 590         int ret = 0;
 591         unsigned int oldbus;
 592         uchar u[] = {0x04, 0x24, 0x04, 0x07, 0x25, 0x00, 0x00, 0xd3,
 593                      0x18, 0xe0, 0x00, 0x00, 0x01, 0x64, 0x01, 0x64,
 594                      0x32};
 595         uchar stcd;
 596
 597         printf("Hub:   ");
 598
 599         oldbus = I2C_GET_BUS();
 600         I2C_SET_BUS(1);
 601
 602         for (reg = 0; reg < sizeof(u); reg++)
 603                 if (i2c_write (IIC1_USB2507_ADDR, reg, 1, &u[reg], 1)) {
 604                         ret = -1;
 605                         break;
 606                 }
 607
 608         if (ret == 0) {
 609                 stcd = 0x03;
 610                 if (i2c_write (IIC1_USB2507_ADDR, 0, 1, &stcd, 1))
 611                         ret = -1;
 612         }
 613
 614         if (ret == 0)
 615                 printf("initialized\n");
 616         else
 617                 printf("failed - cannot initialize USB hub\n");
 618
 619         I2C_SET_BUS(oldbus);
 620         return ret;
 621 }
 622
 623 int do_hubinit(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 624 {
 625         usbhub_init();
 626         return 0;
 627 }
 628 U_BOOT_CMD(
 629         hubinit, 1, 1, do_hubinit,
 630         "hubinit - Initialize USB hub\n",
 631         NULL
 632         );
 633 #endif /* CONFIG_I2C_MULTI_BUS */
 634
 635 #define CFG_BOOT_EEPROM_PAGE_WRITE_BITS 3
 636 int boot_eeprom_write (unsigned dev_addr,
 637                        unsigned offset,
 638                        uchar *buffer,
 639                        unsigned cnt)
 640 {
 641         unsigned end = offset + cnt;
 642         unsigned blk_off;
 643         int rcode = 0;
 644
 645 #if defined(CFG_EEPROM_WREN)
 646         eeprom_write_enable(dev_addr, 1);
 647 #endif
 648         /*
 649          * Write data until done or would cross a write page boundary.
 650          * We must write the address again when changing pages
 651          * because the address counter only increments within a page.
 652          */
 653
 654         while (offset < end) {
 655                 unsigned alen, len;
 656                 unsigned maxlen;
 657
 658                 uchar addr[2];
 659
 660                 blk_off = offset & 0xFF;        /* block offset */
 661
 662                 addr[0] = offset >> 8;          /* block number */
 663                 addr[1] = blk_off;              /* block offset */
 664                 alen = 2;
 665                 addr[0] |= dev_addr;            /* insert device address */
 666
 667                 len = end - offset;
 668
 669                 /*
 670                  * For a FRAM device there is no limit on the number of the
 671                  * bytes that can be ccessed with the single read or write
 672                  * operation.
 673                  */
 674 #if defined(CFG_BOOT_EEPROM_PAGE_WRITE_BITS)
 675
 676 #define BOOT_EEPROM_PAGE_SIZE (1 << CFG_BOOT_EEPROM_PAGE_WRITE_BITS)
 677 #define BOOT_EEPROM_PAGE_OFFSET(x) ((x) & (BOOT_EEPROM_PAGE_SIZE - 1))
 678
 679                 maxlen = BOOT_EEPROM_PAGE_SIZE -
 680                         BOOT_EEPROM_PAGE_OFFSET(blk_off);
 681 #else
 682                 maxlen = 0x100 - blk_off;
 683 #endif
 684                 if (maxlen > I2C_RXTX_LEN)
 685                         maxlen = I2C_RXTX_LEN;
 686
 687                 if (len > maxlen)
 688                         len = maxlen;
 689
 690                 if (i2c_write (addr[0], offset, alen - 1, buffer, len) != 0)
 691                         rcode = 1;
 692
 693                 buffer += len;
 694                 offset += len;
 695
 696 #if defined(CFG_EEPROM_PAGE_WRITE_DELAY_MS)
 697                 udelay(CFG_EEPROM_PAGE_WRITE_DELAY_MS * 1000);
 698 #endif
 699         }
 700 #if defined(CFG_EEPROM_WREN)
 701         eeprom_write_enable(dev_addr, 0);
 702 #endif
 703         return rcode;
 704 }
 705
 706 int do_setup_boot_eeprom(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 707 {
 708         ulong sdsdp[4];
 709
 710         if (argc > 1) {
 711                 if (!strcmp(argv[1], "533")) {
 712                         printf("Bootstrapping for 533MHz\n");
 713                         sdsdp[0] = 0x87788252;
 714                         /* PLB-PCI-divider = 3 : sync PCI clock=44MHz */
 715                         sdsdp[1] = 0x095fa030;
 716                         sdsdp[2] = 0x40082350;
 717                         sdsdp[3] = 0x0d050000;
 718                 } else if (!strcmp(argv[1], "533-66")) {
 719                         printf("Bootstrapping for 533MHz (66MHz PCI)\n");
 720                         sdsdp[0] = 0x87788252;
 721                         /* PLB-PCI-divider = 2 : sync PCI clock=66MHz */
 722                         sdsdp[1] = 0x0957a030;
 723                         sdsdp[2] = 0x40082350;
 724                         sdsdp[3] = 0x0d050000;
 725                 } else if (!strcmp(argv[1], "667")) {
 726                         printf("Bootstrapping for 667MHz\n");
 727                         sdsdp[0] = 0x8778a256;
 728                         /* PLB-PCI-divider = 4 : sync PCI clock=33MHz */
 729                         sdsdp[1] = 0x0947a030;
 730                         /* PLB-PCI-divider = 3 : sync PCI clock=44MHz
 731                          * -> not working when overclocking 533MHz chips
 732                          * -> untested on 667MHz chips */
 733                         /* sdsdp[1]=0x095fa030; */
 734                         sdsdp[2] = 0x40082350;
 735                         sdsdp[3] = 0x0d050000;
 736                 } else if (!strcmp(argv[1], "667-166")) {
 737                         printf("Bootstrapping for 667-166MHz\n");
 738                         sdsdp[0] = 0x8778a252;
 739                         sdsdp[1] = 0x09d7a030;
 740                         sdsdp[2] = 0x40082350;
 741                         sdsdp[3] = 0x0d050000;
 742                 }
 743         } else {
 744                 printf("Bootstrapping for 533MHz (default)\n");
 745                 sdsdp[0] = 0x87788252;
 746                 /* PLB-PCI-divider = 3 : sync PCI clock=44MHz */
 747                 sdsdp[1] = 0x095fa030;
 748                 sdsdp[2] = 0x40082350;
 749                 sdsdp[3] = 0x0d050000;
 750         }
 751
 752         printf("Writing boot EEPROM ...\n");
 753         if (boot_eeprom_write(CFG_I2C_BOOT_EEPROM_ADDR,
 754                               0, (uchar*)sdsdp, 16) != 0)
 755                 printf("boot_eeprom_write failed\n");
 756         else
 757                 printf("done (dump via 'i2c md 52 0.1 10')\n");
 758
 759         return 0;
 760 }
 761 U_BOOT_CMD(
 762         sbe, 2, 0, do_setup_boot_eeprom,
 763         "sbe     - setup boot eeprom\n",
 764         NULL
 765         );
 766
 767 #if defined(CFG_EEPROM_WREN)
 768 /*
 769  * Input: <dev_addr>  I2C address of EEPROM device to enable.
 770  *         <state>     -1: deliver current state
 771  *                      0: disable write
 772  *                      1: enable write
 773  * Returns:            -1: wrong device address
 774  *                      0: dis-/en- able done
 775  *                    0/1: current state if <state> was -1.
 776  */
 777 int eeprom_write_enable (unsigned dev_addr, int state)
 778 {
 779         if ((CFG_I2C_EEPROM_ADDR != dev_addr) &&
 780             (CFG_I2C_BOOT_EEPROM_ADDR != dev_addr))
 781                 return -1;
 782         else {
 783                 switch (state) {
 784                 case 1:
 785                         /* Enable write access, clear bit GPIO_SINT2. */
 786                         out_be32((void*)GPIO0_OR,
 787                                  in_be32((void*)GPIO0_OR) & ~CFG_GPIO0_EP_EEP);
 788                         state = 0;
 789                         break;
 790                 case 0:
 791                         /* Disable write access, set bit GPIO_SINT2. */
 792                         out_be32((void*)GPIO0_OR,
 793                                  in_be32((void*)GPIO0_OR) | CFG_GPIO0_EP_EEP);
 794                         state = 0;
 795                         break;
 796                 default:
 797                         /* Read current status back. */
 798                         state = (0 == (in_be32((void*)GPIO0_OR) &
 799                                        CFG_GPIO0_EP_EEP));
 800                         break;
 801                 }
 802         }
 803         return state;
 804 }
 805
 806 int do_eep_wren (cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 807 {
 808         int query = argc == 1;
 809         int state = 0;
 810
 811         if (query) {
 812                 /* Query write access state. */
 813                 state = eeprom_write_enable(CFG_I2C_EEPROM_ADDR, -1);
 814                 if (state < 0)
 815                         puts ("Query of write access state failed.\n");
 816                 else {
 817                         printf ("Write access for device 0x%0x is %sabled.\n",
 818                                 CFG_I2C_EEPROM_ADDR, state ? "en" : "dis");
 819                         state = 0;
 820                 }
 821         } else {
 822                 if ('0' == argv[1][0]) {
 823                         /* Disable write access. */
 824                         state = eeprom_write_enable(CFG_I2C_EEPROM_ADDR, 0);
 825                 } else {
 826                         /* Enable write access. */
 827                         state = eeprom_write_enable(CFG_I2C_EEPROM_ADDR, 1);
 828                 }
 829                 if (state < 0)
 830                         puts ("Setup of write access state failed.\n");
 831         }
 832
 833         return state;
 834 }
 835
 836 U_BOOT_CMD(eepwren, 2, 0, do_eep_wren,
 837            "eepwren - Enable / disable / query EEPROM write access\n",
 838            NULL);
 839 #endif /* #if defined(CFG_EEPROM_WREN) */
 840
 841 static int got_pldirq;
 842
 843 static int pld_interrupt(u32 arg)
 844 {
 845         int rc = -1; /* not for us */
 846         u8 status = in8(CFG_CPLD_BASE);
 847
 848         /* check for PLD interrupt */
 849         if (status & PWR_INT_FLAG) {
 850                 /* reset this int */
 851                 out8(CFG_CPLD_BASE, 0);
 852                 rc = 0;
 853                 got_pldirq = 1; /* trigger backend */
 854         }
 855
 856         return rc;
 857 }
 858
 859 int do_waitpwrirq(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 860 {
 861         got_pldirq = 0;
 862
 863         /* clear any pending interrupt */
 864         out8(CFG_CPLD_BASE, 0);
 865
 866         irq_install_handler(CPLD_IRQ,
 867                             (interrupt_handler_t *)pld_interrupt, 0);
 868
 869         printf("Waiting ...\n");
 870         while(!got_pldirq) {
 871                 /* Abort if ctrl-c was pressed */
 872                 if (ctrlc()) {
 873                         puts("\nAbort\n");
 874                         break;
 875                 }
 876         }
 877         if (got_pldirq) {
 878                 printf("Got interrupt!\n");
 879                 printf("Power %sready!\n",
 880                        in8(CFG_CPLD_BASE) & PWR_RDY ? "":"NOT ");
 881         }
 882
 883         irq_free_handler(CPLD_IRQ);
 884         return 0;
 885 }
 886 U_BOOT_CMD(
 887         wpi,    1,      1,      do_waitpwrirq,
 888         "wpi     - Wait for power change interrupt\n",
 889         NULL
 890         );
 891
 892 /*
 893  * initialize DVI panellink transmitter
 894  */
 895 int dvi_init(void)
 896 {
 897         int i;
 898         int ret = 0;
 899         unsigned int oldbus;
 900         uchar u[] = {0x08, 0x34,
 901                      0x09, 0x20,
 902                      0x0a, 0x90,
 903                      0x0c, 0x89,
 904                      0x08, 0x35};
 905
 906         printf("DVI:   ");
 907
 908         oldbus = I2C_GET_BUS();
 909         I2C_SET_BUS(0);
 910
 911         for (i = 0; i < sizeof(u); i += 2)
 912                 if (i2c_write (0x38, u[i], 1, &u[i + 1], 1)) {
 913                         ret = -1;
 914                         break;
 915                 }
 916
 917         if (ret == 0)
 918                 printf("initialized\n");
 919         else
 920                 printf("failed - cannot initialize DVI transmitter\n");
 921
 922         I2C_SET_BUS(oldbus);
 923         return ret;
 924 }
 925
 926 int do_dviinit(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 927 {
 928         dvi_init();
 929         return 0;
 930 }
 931 U_BOOT_CMD(
 932         dviinit, 1, 1, do_dviinit,
 933         "dviinit - Initialize DVI Panellink transmitter\n",
 934         NULL
 935         );
 936
 937 /*
 938  * TODO: 'time' command might be useful for others as well.
 939  *       Move to 'common' directory.
 940  */
 941 int do_time(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 942 {
 943         unsigned long long start, end;
 944         char c, cmd[CFG_CBSIZE];
 945         char *p, *d = cmd;
 946         int ret, i;
 947         ulong us;
 948
 949         for (i = 1; i < argc; i++) {
 950                 p = argv[i];
 951
 952                 if (i > 1)
 953                         *d++ = ' ';
 954
 955                 while ((c = *p++) != '\0') {
 956                         *d++ = c;
 957                 }
 958         }
 959         *d = '\0';
 960
 961         start = get_ticks();
 962         ret = run_command (cmd, 0);
 963         end = get_ticks();
 964
 965         printf("ticks=%ld\n", (ulong)(end - start));
 966         us = (ulong)((1000L * (end - start)) / (get_tbclk() / 1000));
 967         printf("usec=%ld\n", us);
 968
 969         return ret;
 970 }
 971 U_BOOT_CMD(
 972         time,   CFG_MAXARGS,    1,      do_time,
 973         "time    - run command and output execution time\n",
 974         NULL
 975         );
 976
 977 extern void video_hw_rectfill (
 978         unsigned int bpp,               /* bytes per pixel */
 979         unsigned int dst_x,             /* dest pos x */
 980         unsigned int dst_y,             /* dest pos y */
 981         unsigned int dim_x,             /* frame width */
 982         unsigned int dim_y,             /* frame height */
 983         unsigned int color              /* fill color */
 984         );
 985
 986 /*
 987  * graphics demo
 988  * draw rectangles using pseudorandom number generator
 989  * (see http://www.embedded.com/columns/technicalinsights/20900500)
 990  */
 991 unsigned int rprime = 9972;
 992 static unsigned int r;
 993 static unsigned int Y;
 994
 995 unsigned int prng(unsigned int max)
 996 {
 997         if (r == 0 || r == 1 || r == -1)
 998                 r = rprime; /* keep from getting stuck */
 999
1000         r = (9973 * ~r) + ((Y) % 701); /* the actual algorithm */
1001         Y = (r >> 16) % max; /* choose upper bits and reduce */
1002         return Y;
1003 }
1004
1005 int do_gfxdemo(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
1006 {
1007         unsigned int color;
1008         unsigned int x, y, dx, dy;
1009
1010         while (!ctrlc()) {
1011                 x = prng(1280 - 1);
1012                 y = prng(1024 - 1);
1013                 dx = prng(1280- x - 1);
1014                 dy = prng(1024 - y - 1);
1015                 color = prng(0x10000);
1016                 video_hw_rectfill(2, x, y, dx, dy, color);
1017         }
1018
1019         return 0;
1020 }
1021 U_BOOT_CMD(
1022         gfxdemo,        CFG_MAXARGS,    1,      do_gfxdemo,
1023         "gfxdemo - demo\n",
1024         NULL
1025         );