board/amazon/kc1/kc1.h

   1 /*
   2  * Amazon Kindle Fire (first generation) codename kc1 config
   3  *
   4  * Copyright (C) 2016 Paul Kocialkowski <contact@paulk.fr>
   5  *
   6  * SPDX-License-Identifier:     GPL-2.0+
   7  */
   8
   9 #ifndef _KC1_H_
  10 #define _KC1_H_
  11
  12 #include <asm/arch/mux_omap4.h>
  13
  14 #define KC1_GPIO_USB_ID         52
  15 #define KC1_GPIO_MBID1          173
  16 #define KC1_GPIO_MBID0          174
  17 #define KC1_GPIO_MBID3          177
  18 #define KC1_GPIO_MBID2          178
  19
  20 const struct pad_conf_entry core_padconf_array[] = {
  21         /* GPMC */
  22         { GPMC_AD0,             (IEN  | PTU | M1) }, /* sdmmc2_dat0 */
  23         { GPMC_AD1,             (IEN  | PTU | M1) }, /* sdmmc2_dat1 */
  24         { GPMC_AD2,             (IEN  | PTU | M1) }, /* sdmmc2_dat2 */
  25         { GPMC_AD3,             (IEN  | PTU | M1) }, /* sdmmc2_dat3 */
  26         { GPMC_AD4,             (IEN  | PTU | M1) }, /* sdmmc2_dat4 */
  27         { GPMC_AD5,             (IEN  | PTU | M1) }, /* sdmmc2_dat5 */
  28         { GPMC_AD6,             (IEN  | PTU | M1) }, /* sdmmc2_dat6 */
  29         { GPMC_AD7,             (IEN  | PTU | M1) }, /* sdmmc2_dat7 */
  30         { GPMC_NOE,             (IEN  | PTU | M1) }, /* sdmmc2_clk */
  31         { GPMC_NWE,             (IEN  | PTU | M1) }, /* sdmmc2_cmd */
  32         { GPMC_NCS2,            (IEN  | PTD | M3) }, /* gpio_52 */
  33         /* CAM */
  34         { CAM_SHUTTER,          (IDIS | DIS | M7) }, /* safe_mode */
  35         { CAM_STROBE,           (IDIS | DIS | M7) }, /* safe_mode */
  36         { CAM_GLOBALRESET,      (IDIS | DIS | M7) }, /* safe_mode */
  37         /* HDQ */
  38         { HDQ_SIO,              (IDIS | DIS | M7) }, /* safe_mode */
  39         /* I2C1 */
  40         { I2C1_SCL,             (IEN  | PTU | M0) }, /* i2c1_scl */
  41         { I2C1_SDA,             (IEN  | PTU | M0) }, /* i2c1_sda */
  42         /* I2C2 */
  43         { I2C2_SCL,             (IEN  | PTU | M0) }, /* i2c2_scl */
  44         { I2C2_SDA,             (IEN  | PTU | M0) }, /* i2c2_sda */
  45         /* I2C3 */
  46         { I2C3_SCL,             (IEN  | PTU | M0) }, /* i2c3_scl */
  47         { I2C3_SDA,             (IEN  | PTU | M0) }, /* i2c3_sda */
  48         /* I2C4 */
  49         { I2C4_SCL,             (IEN  | PTU | M0) }, /* i2c4_scl */
  50         { I2C4_SDA,             (IEN  | PTU | M0) }, /* i2c4_sda */
  51         /* MCSPI1 */
  52         { MCSPI1_CLK,           (IDIS | DIS | M7) }, /* safe_mode */
  53         { MCSPI1_SOMI,          (IDIS | DIS | M7) }, /* safe_mode */
  54         { MCSPI1_SIMO,          (IDIS | DIS | M7) }, /* safe_mode */
  55         { MCSPI1_CS0,           (IDIS | DIS | M7) }, /* safe_mode */
  56         { MCSPI1_CS1,           (IDIS | DIS | M7) }, /* safe_mode */
  57         { MCSPI1_CS2,           (IDIS | DIS | M7) }, /* safe_mode */
  58         { MCSPI1_CS3,           (IDIS | DIS | M7) }, /* safe_mode */
  59         /* UART3 */
  60         { UART3_CTS_RCTX,       (IDIS | DIS | M7) }, /* safe_mode */
  61         { UART3_RTS_SD,         (IDIS | DIS | M7) }, /* safe_mode */
  62         { UART3_RX_IRRX,        (IEN  | DIS | M0) }, /* uart3_rx_irrx */
  63         { UART3_TX_IRTX,        (IDIS | DIS | M0) }, /* uart3_tx_irtx */
  64         /* SDMMC5 */
  65         { SDMMC5_CLK,           (IEN  | PTU | M0) }, /* sdmmc5_clk */
  66         { SDMMC5_CMD,           (IEN  | PTU | M0) }, /* sdmmc5_cmd */
  67         { SDMMC5_DAT0,          (IEN  | PTU | M0) }, /* sdmmc5_dat0 */
  68         { SDMMC5_DAT1,          (IEN  | PTU | M0) }, /* sdmmc5_dat1 */
  69         { SDMMC5_DAT2,          (IEN  | PTU | M0) }, /* sdmmc5_dat2 */
  70         { SDMMC5_DAT3,          (IEN  | PTU | M0) }, /* sdmmc5_dat3 */
  71         /* MCSPI4 */
  72         { MCSPI4_CLK,           (IEN  | DIS | M0) }, /* mcspi4_clk */
  73         { MCSPI4_SIMO,          (IEN  | DIS | M0) }, /* mcspi4_simo */
  74         { MCSPI4_SOMI,          (IEN  | DIS | M0) }, /* mcspi4_somi */
  75         { MCSPI4_CS0,           (IEN  | PTD | M0) }, /* mcspi4_cs0 */
  76         /* UART4 */
  77         { UART4_RX,             (IDIS | DIS | M4) }, /* gpio_155 */
  78         { UART4_TX,             (IDIS | DIS | M7) }, /* safe_mode */
  79         /* UNIPRO */
  80         { UNIPRO_TX0,           (IDIS | DIS | M7) }, /* safe_mode */
  81         { UNIPRO_TY0,           (IDIS | DIS | M7) }, /* safe_mode */
  82         { UNIPRO_TX1,           (IEN  | DIS | M3) }, /* gpio_173 */
  83         { UNIPRO_TY1,           (IEN  | DIS | M3) }, /* gpio_174 */
  84         { UNIPRO_TX2,           (IDIS | DIS | M7) }, /* safe_mode */
  85         { UNIPRO_TY2,           (IDIS | DIS | M7) }, /* safe_mode */
  86         { UNIPRO_RX0,           (IEN  | DIS | M3) }, /* gpio_175 */
  87         { UNIPRO_RY0,           (IEN  | DIS | M3) }, /* gpio_176 */
  88         { UNIPRO_RX1,           (IEN  | DIS | M3) }, /* gpio_177 */
  89         { UNIPRO_RY1,           (IEN  | DIS | M3) }, /* gpio_178 */
  90         { UNIPRO_RX2,           (IDIS | DIS | M7) }, /* safe_mode */
  91         { UNIPRO_RY2,           (IDIS | DIS | M7) }, /* safe_mode */
  92         /* USBA0_OTG */
  93         { USBA0_OTG_CE,         (IDIS | PTD | M0) }, /* usba0_otg_ce */
  94         { USBA0_OTG_DP,         (IEN  | DIS | M0) }, /* usba0_otg_dp */
  95         { USBA0_OTG_DM,         (IEN  | DIS | M0) }, /* usba0_otg_dm */
  96 };
  97
  98 #endif