board/Marvell/db-88f6820-gp/db-88f6820-gp.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2015 Stefan Roese <sr@denx.de>
   4  */
   5
   6 #include <common.h>
   7 #include <i2c.h>
   8 #include <miiphy.h>
   9 #include <net.h>
  10 #include <netdev.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/cpu.h>
  13 #include <asm/arch/soc.h>
  14
  15 #include "../drivers/ddr/marvell/a38x/ddr3_init.h"
  16 #include <../serdes/a38x/high_speed_env_spec.h>
  17
  18 DECLARE_GLOBAL_DATA_PTR;
  19
  20 /*
  21  * Those values and defines are taken from the Marvell U-Boot version
  22  * "u-boot-2013.01-2014_T3.0"
  23  */
  24 #define DB_GP_88F68XX_GPP_OUT_ENA_LOW                                   \
  25         (~(BIT(1)  | BIT(4)  | BIT(6)  | BIT(7)  | BIT(8)  | BIT(9)  |  \
  26            BIT(10) | BIT(11) | BIT(19) | BIT(22) | BIT(23) | BIT(25) |  \
  27            BIT(26) | BIT(27) | BIT(29) | BIT(30) | BIT(31)))
  28 #define DB_GP_88F68XX_GPP_OUT_ENA_MID                                   \
  29         (~(BIT(0) | BIT(1) | BIT(2) | BIT(3) | BIT(4) | BIT(15) |       \
  30            BIT(16) | BIT(17) | BIT(18)))
  31
  32 #define DB_GP_88F68XX_GPP_OUT_VAL_LOW   0x0
  33 #define DB_GP_88F68XX_GPP_OUT_VAL_MID   0x0
  34 #define DB_GP_88F68XX_GPP_POL_LOW       0x0
  35 #define DB_GP_88F68XX_GPP_POL_MID       0x0
  36
  37 /* IO expander on Marvell GP board includes e.g. fan enabling */
  38 struct marvell_io_exp {
  39         u8 chip;
  40         u8 addr;
  41         u8 val;
  42 };
  43
  44 static struct marvell_io_exp io_exp[] = {
  45         { 0x20, 6, 0x20 }, /* Configuration registers: Bit on --> Input bits */
  46         { 0x20, 7, 0xC3 }, /* Configuration registers: Bit on --> Input bits */
  47         { 0x20, 2, 0x1D }, /* Output Data, register#0 */
  48         { 0x20, 3, 0x18 }, /* Output Data, register#1 */
  49         { 0x21, 6, 0xC3 }, /* Configuration registers: Bit on --> Input bits  */
  50         { 0x21, 7, 0x31 }, /* Configuration registers: Bit on --> Input bits  */
  51         { 0x21, 2, 0x08 }, /* Output Data, register#0 */
  52         { 0x21, 3, 0xC0 }  /* Output Data, register#1 */
  53 };
  54
  55 static struct serdes_map board_serdes_map[] = {
  56         {PEX0, SERDES_SPEED_5_GBPS, PEX_ROOT_COMPLEX_X1, 0, 0},
  57         {SATA0, SERDES_SPEED_3_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  58         {SATA1, SERDES_SPEED_3_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  59         {SATA3, SERDES_SPEED_3_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  60         {SATA2, SERDES_SPEED_3_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  61         {USB3_HOST1, SERDES_SPEED_5_GBPS, SERDES_DEFAULT_MODE, 0, 0}
  62 };
  63
  64 int hws_board_topology_load(struct serdes_map **serdes_map_array, u8 *count)
  65 {
  66         *serdes_map_array = board_serdes_map;
  67         *count = ARRAY_SIZE(board_serdes_map);
  68         return 0;
  69 }
  70
  71 /*
  72  * Define the DDR layout / topology here in the board file. This will
  73  * be used by the DDR3 init code in the SPL U-Boot version to configure
  74  * the DDR3 controller.
  75  */
  76 static struct mv_ddr_topology_map board_topology_map = {
  77         DEBUG_LEVEL_ERROR,
  78         0x1, /* active interfaces */
  79         /* cs_mask, mirror, dqs_swap, ck_swap X PUPs */
  80         { { { {0x1, 0, 0, 0},
  81               {0x1, 0, 0, 0},
  82               {0x1, 0, 0, 0},
  83               {0x1, 0, 0, 0},
  84               {0x1, 0, 0, 0} },
  85             SPEED_BIN_DDR_1866L,        /* speed_bin */
  86             MV_DDR_DEV_WIDTH_8BIT,      /* memory_width */
  87             MV_DDR_DIE_CAP_4GBIT,       /* mem_size */
  88             MV_DDR_FREQ_800,            /* frequency */
  89             0, 0,                       /* cas_wl cas_l */
  90             MV_DDR_TEMP_LOW,            /* temperature */
  91             MV_DDR_TIM_DEFAULT} },      /* timing */
  92         BUS_MASK_32BIT,                 /* Busses mask */
  93         MV_DDR_CFG_DEFAULT,             /* ddr configuration data source */
  94         { {0} },                        /* raw spd data */
  95         {0}                             /* timing parameters */
  96 };
  97
  98 struct mv_ddr_topology_map *mv_ddr_topology_map_get(void)
  99 {
 100         /* Return the board topology as defined in the board code */
 101         return &board_topology_map;
 102 }
 103
 104 int board_early_init_f(void)
 105 {
 106         /* Configure MPP */
 107         writel(0x11111111, MVEBU_MPP_BASE + 0x00);
 108         writel(0x11111111, MVEBU_MPP_BASE + 0x04);
 109         writel(0x11244011, MVEBU_MPP_BASE + 0x08);
 110         writel(0x22222111, MVEBU_MPP_BASE + 0x0c);
 111         writel(0x22200002, MVEBU_MPP_BASE + 0x10);
 112         writel(0x30042022, MVEBU_MPP_BASE + 0x14);
 113         writel(0x55550555, MVEBU_MPP_BASE + 0x18);
 114         writel(0x00005550, MVEBU_MPP_BASE + 0x1c);
 115
 116         /* Set GPP Out value */
 117         writel(DB_GP_88F68XX_GPP_OUT_VAL_LOW, MVEBU_GPIO0_BASE + 0x00);
 118         writel(DB_GP_88F68XX_GPP_OUT_VAL_MID, MVEBU_GPIO1_BASE + 0x00);
 119
 120         /* Set GPP Polarity */
 121         writel(DB_GP_88F68XX_GPP_POL_LOW, MVEBU_GPIO0_BASE + 0x0c);
 122         writel(DB_GP_88F68XX_GPP_POL_MID, MVEBU_GPIO1_BASE + 0x0c);
 123
 124         /* Set GPP Out Enable */
 125         writel(DB_GP_88F68XX_GPP_OUT_ENA_LOW, MVEBU_GPIO0_BASE + 0x04);
 126         writel(DB_GP_88F68XX_GPP_OUT_ENA_MID, MVEBU_GPIO1_BASE + 0x04);
 127
 128         return 0;
 129 }
 130
 131 int board_init(void)
 132 {
 133         int i;
 134
 135         /* adress of boot parameters */
 136         gd->bd->bi_boot_params = mvebu_sdram_bar(0) + 0x100;
 137
 138         /* Init I2C IO expanders */
 139         for (i = 0; i < ARRAY_SIZE(io_exp); i++)
 140                 i2c_write(io_exp[i].chip, io_exp[i].addr, 1, &io_exp[i].val, 1);
 141
 142         return 0;
 143 }
 144
 145 int checkboard(void)
 146 {
 147         puts("Board: Marvell DB-88F6820-GP\n");
 148
 149         return 0;
 150 }
 151
 152 int board_eth_init(bd_t *bis)
 153 {
 154         cpu_eth_init(bis); /* Built in controller(s) come first */
 155         return pci_eth_init(bis);
 156 }