board/BuR/brppt1/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * board.c
   4  *
   5  * Board functions for B&R BRPPT1
   6  *
   7  * Copyright (C) 2013 Hannes Schmelzer <oe5hpm@oevsv.at>
   8  * Bernecker & Rainer Industrieelektronik GmbH - http://www.br-automation.com
   9  *
  10  */
  11
  12 #include <common.h>
  13 #include <errno.h>
  14 #include <spl.h>
  15 #include <asm/arch/cpu.h>
  16 #include <asm/arch/hardware.h>
  17 #include <asm/arch/omap.h>
  18 #include <asm/arch/ddr_defs.h>
  19 #include <asm/arch/clock.h>
  20 #include <asm/arch/gpio.h>
  21 #include <asm/arch/sys_proto.h>
  22 #include <asm/arch/mem.h>
  23 #include <asm/io.h>
  24 #include <asm/emif.h>
  25 #include <asm/gpio.h>
  26 #include <i2c.h>
  27 #include <power/tps65217.h>
  28 #include "../common/bur_common.h"
  29 #include <watchdog.h>
  30
  31 DECLARE_GLOBAL_DATA_PTR;
  32
  33 /* --------------------------------------------------------------------------*/
  34 /* -- defines for GPIO -- */
  35 #define REPSWITCH       (0+20)  /* GPIO0_20 */
  36
  37 #if defined(CONFIG_SPL_BUILD)
  38 /* TODO: check ram-timing ! */
  39 static const struct ddr_data ddr3_data = {
  40         .datardsratio0 = MT41K256M16HA125E_RD_DQS,
  41         .datawdsratio0 = MT41K256M16HA125E_WR_DQS,
  42         .datafwsratio0 = MT41K256M16HA125E_PHY_FIFO_WE,
  43         .datawrsratio0 = MT41K256M16HA125E_PHY_WR_DATA,
  44 };
  45
  46 static const struct cmd_control ddr3_cmd_ctrl_data = {
  47         .cmd0csratio = MT41K256M16HA125E_RATIO,
  48         .cmd0iclkout = MT41K256M16HA125E_INVERT_CLKOUT,
  49
  50         .cmd1csratio = MT41K256M16HA125E_RATIO,
  51         .cmd1iclkout = MT41K256M16HA125E_INVERT_CLKOUT,
  52
  53         .cmd2csratio = MT41K256M16HA125E_RATIO,
  54         .cmd2iclkout = MT41K256M16HA125E_INVERT_CLKOUT,
  55 };
  56
  57 static struct emif_regs ddr3_emif_reg_data = {
  58         .sdram_config = MT41K256M16HA125E_EMIF_SDCFG,
  59         .ref_ctrl = MT41K256M16HA125E_EMIF_SDREF,
  60         .sdram_tim1 = MT41K256M16HA125E_EMIF_TIM1,
  61         .sdram_tim2 = MT41K256M16HA125E_EMIF_TIM2,
  62         .sdram_tim3 = MT41K256M16HA125E_EMIF_TIM3,
  63         .zq_config = MT41K256M16HA125E_ZQ_CFG,
  64         .emif_ddr_phy_ctlr_1 = MT41K256M16HA125E_EMIF_READ_LATENCY,
  65 };
  66
  67 static const struct ctrl_ioregs ddr3_ioregs = {
  68         .cm0ioctl = MT41K256M16HA125E_IOCTRL_VALUE,
  69         .cm1ioctl = MT41K256M16HA125E_IOCTRL_VALUE,
  70         .cm2ioctl = MT41K256M16HA125E_IOCTRL_VALUE,
  71         .dt0ioctl = MT41K256M16HA125E_IOCTRL_VALUE,
  72         .dt1ioctl = MT41K256M16HA125E_IOCTRL_VALUE,
  73 };
  74
  75 #define OSC     (V_OSCK/1000000)
  76 static const struct dpll_params dpll_ddr3 = { 400, OSC-1, 1, -1, -1, -1, -1};
  77
  78 void am33xx_spl_board_init(void)
  79 {
  80         struct cm_perpll *const cmper = (struct cm_perpll *)CM_PER;
  81         /*struct cm_wkuppll *const cmwkup = (struct cm_wkuppll *)CM_WKUP;*/
  82         struct cm_dpll *const cmdpll = (struct cm_dpll *)CM_DPLL;
  83
  84         /*
  85          * in TRM they write a reset value of 1 (=CLK_M_OSC) for the
  86          * CLKSEL_TIMER6_CLK Register, in fact reset value is 0, so we need set
  87          * the source of timer6 clk to CLK_M_OSC
  88          */
  89         writel(0x01, &cmdpll->clktimer6clk);
  90
  91         /* enable additional clocks of modules which are accessed later */
  92         u32 *const clk_domains[] = {
  93                 &cmper->lcdcclkstctrl,
  94                 0
  95         };
  96
  97         u32 *const clk_modules_tsspecific[] = {
  98                 &cmper->lcdclkctrl,
  99                 &cmper->timer5clkctrl,
 100                 &cmper->timer6clkctrl,
 101                 0
 102         };
 103         do_enable_clocks(clk_domains, clk_modules_tsspecific, 1);
 104
 105         /* setup I2C */
 106         enable_i2c_pin_mux();
 107         i2c_set_bus_num(0);
 108         i2c_init(CONFIG_SYS_OMAP24_I2C_SPEED, CONFIG_SYS_OMAP24_I2C_SLAVE);
 109         pmicsetup(0);
 110
 111         gpio_direction_output(64+29, 1); /* switch NAND_RnB to GPMC_WAIT1 */
 112         gpio_direction_output(64+28, 1); /* switch MII2_CRS to GPMC_WAIT0 */
 113 }
 114
 115 const struct dpll_params *get_dpll_ddr_params(void)
 116 {
 117         return &dpll_ddr3;
 118 }
 119
 120 void sdram_init(void)
 121 {
 122         config_ddr(400, &ddr3_ioregs,
 123                    &ddr3_data,
 124                    &ddr3_cmd_ctrl_data,
 125                    &ddr3_emif_reg_data, 0);
 126 }
 127 #endif /* CONFIG_SPL_BUILD */
 128
 129 /* Basic board specific setup.  Pinmux has been handled already. */
 130 int board_init(void)
 131 {
 132 #if defined(CONFIG_HW_WATCHDOG)
 133         hw_watchdog_init();
 134 #endif
 135         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
 136 #ifdef CONFIG_NAND
 137         gpmc_init();
 138 #endif
 139         return 0;
 140 }
 141
 142 #ifdef CONFIG_BOARD_LATE_INIT
 143 int board_late_init(void)
 144 {
 145         if (0 == gpio_get_value(REPSWITCH)) {
 146                 env_set("bootcmd", "run netconsole");
 147         }
 148         return 0;
 149 }
 150 #endif /* CONFIG_BOARD_LATE_INIT */