arch/m68k/cpu/mcf5445x/speed.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  *
   4  * Copyright (C) 2004-2007, 2012 Freescale Semiconductor, Inc.
   5  * TsiChung Liew (Tsi-Chung.Liew@freescale.com)
   6  */
   7
   8 #include <common.h>
   9 #include <clock_legacy.h>
  10 #include <asm/processor.h>
  11
  12 #include <asm/immap.h>
  13 #include <asm/io.h>
  14
  15 DECLARE_GLOBAL_DATA_PTR;
  16
  17 /*
  18  * Low Power Divider specifications
  19  */
  20 #define CLOCK_LPD_MIN           (1 << 0)        /* Divider (decoded) */
  21 #define CLOCK_LPD_MAX           (1 << 15)       /* Divider (decoded) */
  22
  23 #define CLOCK_PLL_FVCO_MAX      540000000
  24 #define CLOCK_PLL_FVCO_MIN      300000000
  25
  26 #define CLOCK_PLL_FSYS_MAX      266666666
  27 #define CLOCK_PLL_FSYS_MIN      100000000
  28 #define MHZ                     1000000
  29
  30 void clock_enter_limp(int lpdiv)
  31 {
  32         ccm_t *ccm = (ccm_t *)MMAP_CCM;
  33         int i, j;
  34
  35         /* Check bounds of divider */
  36         if (lpdiv < CLOCK_LPD_MIN)
  37                 lpdiv = CLOCK_LPD_MIN;
  38         if (lpdiv > CLOCK_LPD_MAX)
  39                 lpdiv = CLOCK_LPD_MAX;
  40
  41         /* Round divider down to nearest power of two */
  42         for (i = 0, j = lpdiv; j != 1; j >>= 1, i++) ;
  43
  44 #ifdef CONFIG_MCF5445x
  45         /* Apply the divider to the system clock */
  46         clrsetbits_be16(&ccm->cdr, 0x0f00, CCM_CDR_LPDIV(i));
  47 #endif
  48
  49         /* Enable Limp Mode */
  50         setbits_be16(&ccm->misccr, CCM_MISCCR_LIMP);
  51 }
  52
  53 /*
  54  * brief   Exit Limp mode
  55  * warning The PLL should be set and locked prior to exiting Limp mode
  56  */
  57 void clock_exit_limp(void)
  58 {
  59         ccm_t *ccm = (ccm_t *)MMAP_CCM;
  60         pll_t *pll = (pll_t *)MMAP_PLL;
  61
  62         /* Exit Limp mode */
  63         clrbits_be16(&ccm->misccr, CCM_MISCCR_LIMP);
  64
  65         /* Wait for the PLL to lock */
  66         while (!(in_be32(&pll->psr) & PLL_PSR_LOCK))
  67                 ;
  68 }
  69
  70 #ifdef CONFIG_MCF5441x
  71 void setup_5441x_clocks(void)
  72 {
  73         ccm_t *ccm = (ccm_t *)MMAP_CCM;
  74         pll_t *pll = (pll_t *)MMAP_PLL;
  75         int temp, vco = 0, bootmod_ccr, pdr;
  76
  77         bootmod_ccr = (in_be16(&ccm->ccr) & CCM_CCR_BOOTMOD) >> 14;
  78
  79         switch (bootmod_ccr) {
  80         case 0:
  81                 out_be32(&pll->pcr, 0x00000013);
  82                 out_be32(&pll->pdr, 0x00e70c61);
  83                 clock_exit_limp();
  84                 break;
  85         case 2:
  86                 break;
  87         case 3:
  88                 break;
  89         }
  90
  91         /*Change frequency for Modelo SER1 USB host*/
  92 #ifdef CONFIG_LOW_MCFCLK
  93         temp = in_be32(&pll->pcr);
  94         temp &= ~0x3f;
  95         temp |= 5;
  96         out_be32(&pll->pcr, temp);
  97
  98         temp = in_be32(&pll->pdr);
  99         temp &= ~0x001f0000;
 100         temp |= 0x00040000;
 101         out_be32(&pll->pdr, temp);
 102         __asm__("tpf");
 103 #endif
 104
 105         setbits_be16(&ccm->misccr2, 0x02);
 106
 107         vco =  ((in_be32(&pll->pcr) & PLL_CR_FBKDIV_BITS) + 1) *
 108                 CONFIG_SYS_INPUT_CLKSRC;
 109         gd->arch.vco_clk = vco;
 110
 111         gd->arch.inp_clk = CONFIG_SYS_INPUT_CLKSRC;     /* Input clock */
 112
 113         pdr = in_be32(&pll->pdr);
 114         temp = (pdr & PLL_DR_OUTDIV1_BITS) + 1;
 115         gd->cpu_clk = vco / temp;       /* cpu clock */
 116         gd->arch.flb_clk = vco / temp;  /* FlexBus clock */
 117         gd->arch.flb_clk >>= 1;
 118         if (in_be16(&ccm->misccr2) & 2)         /* fsys/4 */
 119                 gd->arch.flb_clk >>= 1;
 120
 121         temp = ((pdr & PLL_DR_OUTDIV2_BITS) >> 5) + 1;
 122         gd->bus_clk = vco / temp;       /* bus clock */
 123
 124         temp = ((pdr & PLL_DR_OUTDIV3_BITS) >> 10) + 1;
 125         gd->arch.sdhc_clk = vco / temp;
 126 }
 127 #endif
 128
 129 #ifdef CONFIG_MCF5445x
 130 void setup_5445x_clocks(void)
 131 {
 132         ccm_t *ccm = (ccm_t *)MMAP_CCM;
 133         pll_t *pll = (pll_t *)MMAP_PLL;
 134         int pllmult_nopci[] = { 20, 10, 24, 18, 12, 6, 16, 8 };
 135         int pllmult_pci[] = { 12, 6, 16, 8 };
 136         int vco = 0, temp, fbtemp, pcrvalue;
 137         int *pPllmult = NULL;
 138         u16 fbpll_mask;
 139 #ifdef CONFIG_PCI
 140         int bPci;
 141 #endif
 142
 143 #ifdef CONFIG_M54455EVB
 144         u8 *cpld = (u8 *)(CONFIG_SYS_CS2_BASE + 3);
 145 #endif
 146         u8 bootmode;
 147
 148         /* To determine PCI is present or not */
 149         if (((in_be16(&ccm->ccr) & CCM_CCR_360_FBCONFIG_MASK) == 0x00e0) ||
 150             ((in_be16(&ccm->ccr) & CCM_CCR_360_FBCONFIG_MASK) == 0x0060)) {
 151                 pPllmult = &pllmult_pci[0];
 152                 fbpll_mask = 3;         /* 11b */
 153 #ifdef CONFIG_PCI
 154                 bPci = 1;
 155 #endif
 156         } else {
 157                 pPllmult = &pllmult_nopci[0];
 158                 fbpll_mask = 7;         /* 111b */
 159 #ifdef CONFIG_PCI
 160                 gd->pci_clk = 0;
 161                 bPci = 0;
 162 #endif
 163         }
 164
 165 #ifdef CONFIG_M54455EVB
 166         bootmode = (in_8(cpld) & 0x03);
 167
 168         if (bootmode != 3) {
 169                 /* Temporary read from CCR- fixed fb issue, must be the same clock
 170                    as pci or input clock, causing cpld/fpga read inconsistancy */
 171                 fbtemp = pPllmult[ccm->ccr & fbpll_mask];
 172
 173                 /* Break down into small pieces, code still in flex bus */
 174                 pcrvalue = in_be32(&pll->pcr) & 0xFFFFF0FF;
 175                 temp = fbtemp - 1;
 176                 pcrvalue |= PLL_PCR_OUTDIV3(temp);
 177
 178                 out_be32(&pll->pcr, pcrvalue);
 179         }
 180 #endif
 181 #ifdef CONFIG_M54451EVB
 182         /* No external logic to read the bootmode, hard coded from built */
 183 #ifdef CONFIG_CF_SBF
 184         bootmode = 3;
 185 #else
 186         bootmode = 2;
 187
 188         /* default value is 16 mul, set to 20 mul */
 189         pcrvalue = (in_be32(&pll->pcr) & 0x00FFFFFF) | 0x14000000;
 190         out_be32(&pll->pcr, pcrvalue);
 191         while ((in_be32(&pll->psr) & PLL_PSR_LOCK) != PLL_PSR_LOCK)
 192                 ;
 193 #endif
 194 #endif
 195
 196         if (bootmode == 0) {
 197                 /* RCON mode */
 198                 vco = pPllmult[ccm->rcon & fbpll_mask] * CONFIG_SYS_INPUT_CLKSRC;
 199
 200                 if ((vco < CLOCK_PLL_FVCO_MIN) || (vco > CLOCK_PLL_FVCO_MAX)) {
 201                         /* invaild range, re-set in PCR */
 202                         int temp = ((in_be32(&pll->pcr) & PLL_PCR_OUTDIV2_MASK) >> 4) + 1;
 203                         int i, j, bus;
 204
 205                         j = (in_be32(&pll->pcr) & 0xFF000000) >> 24;
 206                         for (i = j; i < 0xFF; i++) {
 207                                 vco = i * CONFIG_SYS_INPUT_CLKSRC;
 208                                 if (vco >= CLOCK_PLL_FVCO_MIN) {
 209                                         bus = vco / temp;
 210                                         if (bus <= CLOCK_PLL_FSYS_MIN - MHZ)
 211                                                 continue;
 212                                         else
 213                                                 break;
 214                                 }
 215                         }
 216                         pcrvalue = in_be32(&pll->pcr) & 0x00FF00FF;
 217                         fbtemp = ((i - 1) << 8) | ((i - 1) << 12);
 218                         pcrvalue |= ((i << 24) | fbtemp);
 219
 220                         out_be32(&pll->pcr, pcrvalue);
 221                 }
 222                 gd->arch.vco_clk = vco; /* Vco clock */
 223         } else if (bootmode == 2) {
 224                 /* Normal mode */
 225                 vco =  ((in_be32(&pll->pcr) & 0xFF000000) >> 24) * CONFIG_SYS_INPUT_CLKSRC;
 226                 if ((vco < CLOCK_PLL_FVCO_MIN) || (vco > CLOCK_PLL_FVCO_MAX)) {
 227                         /* Default value */
 228                         pcrvalue = (in_be32(&pll->pcr) & 0x00FFFFFF);
 229                         pcrvalue |= pPllmult[in_be16(&ccm->ccr) & fbpll_mask] << 24;
 230                         out_be32(&pll->pcr, pcrvalue);
 231                         vco = ((in_be32(&pll->pcr) & 0xFF000000) >> 24) * CONFIG_SYS_INPUT_CLKSRC;
 232                 }
 233                 gd->arch.vco_clk = vco; /* Vco clock */
 234         } else if (bootmode == 3) {
 235                 /* serial mode */
 236                 vco =  ((in_be32(&pll->pcr) & 0xFF000000) >> 24) * CONFIG_SYS_INPUT_CLKSRC;
 237                 gd->arch.vco_clk = vco; /* Vco clock */
 238         }
 239
 240         if ((in_be16(&ccm->ccr) & CCM_MISCCR_LIMP) == CCM_MISCCR_LIMP) {
 241                 /* Limp mode */
 242         } else {
 243                 gd->arch.inp_clk = CONFIG_SYS_INPUT_CLKSRC; /* Input clock */
 244
 245                 temp = (in_be32(&pll->pcr) & PLL_PCR_OUTDIV1_MASK) + 1;
 246                 gd->cpu_clk = vco / temp;       /* cpu clock */
 247
 248                 temp = ((in_be32(&pll->pcr) & PLL_PCR_OUTDIV2_MASK) >> 4) + 1;
 249                 gd->bus_clk = vco / temp;       /* bus clock */
 250
 251                 temp = ((in_be32(&pll->pcr) & PLL_PCR_OUTDIV3_MASK) >> 8) + 1;
 252                 gd->arch.flb_clk = vco / temp;  /* FlexBus clock */
 253
 254 #ifdef CONFIG_PCI
 255                 if (bPci) {
 256                         temp = ((in_be32(&pll->pcr) & PLL_PCR_OUTDIV4_MASK) >> 12) + 1;
 257                         gd->pci_clk = vco / temp;       /* PCI clock */
 258                 }
 259 #endif
 260         }
 261
 262 #ifdef CONFIG_SYS_I2C_FSL
 263         gd->arch.i2c1_clk = gd->bus_clk;
 264 #endif
 265 }
 266 #endif
 267
 268 /* get_clocks() fills in gd->cpu_clock and gd->bus_clk */
 269 int get_clocks(void)
 270 {
 271 #ifdef CONFIG_MCF5441x
 272         setup_5441x_clocks();
 273 #endif
 274 #ifdef CONFIG_MCF5445x
 275         setup_5445x_clocks();
 276 #endif
 277
 278 #ifdef CONFIG_SYS_FSL_I2C
 279         gd->arch.i2c1_clk = gd->bus_clk;
 280 #endif
 281
 282         return (0);
 283 }