arch/arm/mach-tegra/clock.c

   1 /*
   2  * Copyright (c) 2010-2015, NVIDIA CORPORATION.  All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16
  17 /* Tegra SoC common clock control functions */
  18
  19 #include <common.h>
  20 #include <errno.h>
  21 #include <asm/io.h>
  22 #include <asm/arch/clock.h>
  23 #include <asm/arch/tegra.h>
  24 #include <asm/arch-tegra/ap.h>
  25 #include <asm/arch-tegra/clk_rst.h>
  26 #include <asm/arch-tegra/pmc.h>
  27 #include <asm/arch-tegra/timer.h>
  28 #include <div64.h>
  29 #include <fdtdec.h>
  30
  31 /*
  32  * This is our record of the current clock rate of each clock. We don't
  33  * fill all of these in since we are only really interested in clocks which
  34  * we use as parents.
  35  */
  36 static unsigned pll_rate[CLOCK_ID_COUNT];
  37
  38 /*
  39  * The oscillator frequency is fixed to one of four set values. Based on this
  40  * the other clocks are set up appropriately.
  41  */
  42 static unsigned osc_freq[CLOCK_OSC_FREQ_COUNT] = {
  43         13000000,
  44         19200000,
  45         12000000,
  46         26000000,
  47         38400000,
  48         48000000,
  49 };
  50
  51 /* return 1 if a peripheral ID is in range */
  52 #define clock_type_id_isvalid(id) ((id) >= 0 && \
  53                 (id) < CLOCK_TYPE_COUNT)
  54
  55 char pllp_valid = 1;    /* PLLP is set up correctly */
  56
  57 /* return 1 if a periphc_internal_id is in range */
  58 #define periphc_internal_id_isvalid(id) ((id) >= 0 && \
  59                 (id) < PERIPHC_COUNT)
  60
  61 /* number of clock outputs of a PLL */
  62 static const u8 pll_num_clkouts[] = {
  63         1,      /* PLLC */
  64         1,      /* PLLM */
  65         4,      /* PLLP */
  66         1,      /* PLLA */
  67         0,      /* PLLU */
  68         0,      /* PLLD */
  69 };
  70
  71 int clock_get_osc_bypass(void)
  72 {
  73         struct clk_rst_ctlr *clkrst =
  74                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
  75         u32 reg;
  76
  77         reg = readl(&clkrst->crc_osc_ctrl);
  78         return (reg & OSC_XOBP_MASK) >> OSC_XOBP_SHIFT;
  79 }
  80
  81 /* Returns a pointer to the registers of the given pll */
  82 static struct clk_pll *get_pll(enum clock_id clkid)
  83 {
  84         struct clk_rst_ctlr *clkrst =
  85                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
  86
  87         assert(clock_id_is_pll(clkid));
  88         if (clkid >= (enum clock_id)TEGRA_CLK_PLLS) {
  89                 debug("%s: Invalid PLL %d\n", __func__, clkid);
  90                 return NULL;
  91         }
  92         return &clkrst->crc_pll[clkid];
  93 }
  94
  95 __weak struct clk_pll_simple *clock_get_simple_pll(enum clock_id clkid)
  96 {
  97         return NULL;
  98 }
  99
 100 int clock_ll_read_pll(enum clock_id clkid, u32 *divm, u32 *divn,
 101                 u32 *divp, u32 *cpcon, u32 *lfcon)
 102 {
 103         struct clk_pll *pll = get_pll(clkid);
 104         struct clk_pll_info *pllinfo = &tegra_pll_info_table[clkid];
 105         u32 data;
 106
 107         assert(clkid != CLOCK_ID_USB);
 108
 109         /* Safety check, adds to code size but is small */
 110         if (!clock_id_is_pll(clkid) || clkid == CLOCK_ID_USB)
 111                 return -1;
 112         data = readl(&pll->pll_base);
 113         *divm = (data >> pllinfo->m_shift) & pllinfo->m_mask;
 114         *divn = (data >> pllinfo->n_shift) & pllinfo->n_mask;
 115         *divp = (data >> pllinfo->p_shift) & pllinfo->p_mask;
 116         data = readl(&pll->pll_misc);
 117         /* NOTE: On T210, cpcon/lfcon no longer exist, moved to KCP/KVCO */
 118         *cpcon = (data >> pllinfo->kcp_shift) & pllinfo->kcp_mask;
 119         *lfcon = (data >> pllinfo->kvco_shift) & pllinfo->kvco_mask;
 120
 121         return 0;
 122 }
 123
 124 unsigned long clock_start_pll(enum clock_id clkid, u32 divm, u32 divn,
 125                 u32 divp, u32 cpcon, u32 lfcon)
 126 {
 127         struct clk_pll *pll = NULL;
 128         struct clk_pll_info *pllinfo = &tegra_pll_info_table[clkid];
 129         struct clk_pll_simple *simple_pll = NULL;
 130         u32 misc_data, data;
 131
 132         if (clkid < (enum clock_id)TEGRA_CLK_PLLS) {
 133                 pll = get_pll(clkid);
 134         } else {
 135                 simple_pll = clock_get_simple_pll(clkid);
 136                 if (!simple_pll) {
 137                         debug("%s: Uknown simple PLL %d\n", __func__, clkid);
 138                         return 0;
 139                 }
 140         }
 141
 142         /*
 143          * pllinfo has the m/n/p and kcp/kvco mask and shift
 144          * values for all of the PLLs used in U-Boot, with any
 145          * SoC differences accounted for.
 146          *
 147          * Preserve EN_LOCKDET, etc.
 148          */
 149         if (pll)
 150                 misc_data = readl(&pll->pll_misc);
 151         else
 152                 misc_data = readl(&simple_pll->pll_misc);
 153         misc_data &= ~(pllinfo->kcp_mask << pllinfo->kcp_shift);
 154         misc_data |= cpcon << pllinfo->kcp_shift;
 155         misc_data &= ~(pllinfo->kvco_mask << pllinfo->kvco_shift);
 156         misc_data |= lfcon << pllinfo->kvco_shift;
 157
 158         data = (divm << pllinfo->m_shift) | (divn << pllinfo->n_shift);
 159         data |= divp << pllinfo->p_shift;
 160         data |= (1 << PLL_ENABLE_SHIFT);        /* BYPASS s/b 0 already */
 161
 162         if (pll) {
 163                 writel(misc_data, &pll->pll_misc);
 164                 writel(data, &pll->pll_base);
 165         } else {
 166                 writel(misc_data, &simple_pll->pll_misc);
 167                 writel(data, &simple_pll->pll_base);
 168         }
 169
 170         /* calculate the stable time */
 171         return timer_get_us() + CLOCK_PLL_STABLE_DELAY_US;
 172 }
 173
 174 void clock_ll_set_source_divisor(enum periph_id periph_id, unsigned source,
 175                         unsigned divisor)
 176 {
 177         u32 *reg = get_periph_source_reg(periph_id);
 178         u32 value;
 179
 180         value = readl(reg);
 181
 182         value &= ~OUT_CLK_SOURCE_31_30_MASK;
 183         value |= source << OUT_CLK_SOURCE_31_30_SHIFT;
 184
 185         value &= ~OUT_CLK_DIVISOR_MASK;
 186         value |= divisor << OUT_CLK_DIVISOR_SHIFT;
 187
 188         writel(value, reg);
 189 }
 190
 191 int clock_ll_set_source_bits(enum periph_id periph_id, int mux_bits,
 192                              unsigned source)
 193 {
 194         u32 *reg = get_periph_source_reg(periph_id);
 195
 196         switch (mux_bits) {
 197         case MASK_BITS_31_30:
 198                 clrsetbits_le32(reg, OUT_CLK_SOURCE_31_30_MASK,
 199                                 source << OUT_CLK_SOURCE_31_30_SHIFT);
 200                 break;
 201
 202         case MASK_BITS_31_29:
 203                 clrsetbits_le32(reg, OUT_CLK_SOURCE_31_29_MASK,
 204                                 source << OUT_CLK_SOURCE_31_29_SHIFT);
 205                 break;
 206
 207         case MASK_BITS_31_28:
 208                 clrsetbits_le32(reg, OUT_CLK_SOURCE_31_28_MASK,
 209                                 source << OUT_CLK_SOURCE_31_28_SHIFT);
 210                 break;
 211
 212         default:
 213                 return -1;
 214         }
 215
 216         return 0;
 217 }
 218
 219 void clock_ll_set_source(enum periph_id periph_id, unsigned source)
 220 {
 221         clock_ll_set_source_bits(periph_id, MASK_BITS_31_30, source);
 222 }
 223
 224 /**
 225  * Given the parent's rate and the required rate for the children, this works
 226  * out the peripheral clock divider to use, in 7.1 binary format.
 227  *
 228  * @param divider_bits  number of divider bits (8 or 16)
 229  * @param parent_rate   clock rate of parent clock in Hz
 230  * @param rate          required clock rate for this clock
 231  * @return divider which should be used
 232  */
 233 static int clk_get_divider(unsigned divider_bits, unsigned long parent_rate,
 234                            unsigned long rate)
 235 {
 236         u64 divider = parent_rate * 2;
 237         unsigned max_divider = 1 << divider_bits;
 238
 239         divider += rate - 1;
 240         do_div(divider, rate);
 241
 242         if ((s64)divider - 2 < 0)
 243                 return 0;
 244
 245         if ((s64)divider - 2 >= max_divider)
 246                 return -1;
 247
 248         return divider - 2;
 249 }
 250
 251 int clock_set_pllout(enum clock_id clkid, enum pll_out_id pllout, unsigned rate)
 252 {
 253         struct clk_pll *pll = get_pll(clkid);
 254         int data = 0, div = 0, offset = 0;
 255
 256         if (!clock_id_is_pll(clkid))
 257                 return -1;
 258
 259         if (pllout + 1 > pll_num_clkouts[clkid])
 260                 return -1;
 261
 262         div = clk_get_divider(8, pll_rate[clkid], rate);
 263
 264         if (div < 0)
 265                 return -1;
 266
 267         /* out2 and out4 are in the high part of the register */
 268         if (pllout == PLL_OUT2 || pllout == PLL_OUT4)
 269                 offset = 16;
 270
 271         data = (div << PLL_OUT_RATIO_SHIFT) |
 272                         PLL_OUT_OVRRIDE | PLL_OUT_CLKEN | PLL_OUT_RSTN;
 273         clrsetbits_le32(&pll->pll_out[pllout >> 1],
 274                         PLL_OUT_RATIO_MASK << offset, data << offset);
 275
 276         return 0;
 277 }
 278
 279 /**
 280  * Given the parent's rate and the divider in 7.1 format, this works out the
 281  * resulting peripheral clock rate.
 282  *
 283  * @param parent_rate   clock rate of parent clock in Hz
 284  * @param divider which should be used in 7.1 format
 285  * @return effective clock rate of peripheral
 286  */
 287 static unsigned long get_rate_from_divider(unsigned long parent_rate,
 288                                            int divider)
 289 {
 290         u64 rate;
 291
 292         rate = (u64)parent_rate * 2;
 293         do_div(rate, divider + 2);
 294         return rate;
 295 }
 296
 297 unsigned long clock_get_periph_rate(enum periph_id periph_id,
 298                 enum clock_id parent)
 299 {
 300         u32 *reg = get_periph_source_reg(periph_id);
 301
 302         return get_rate_from_divider(pll_rate[parent],
 303                 (readl(reg) & OUT_CLK_DIVISOR_MASK) >> OUT_CLK_DIVISOR_SHIFT);
 304 }
 305
 306 /**
 307  * Find the best available 7.1 format divisor given a parent clock rate and
 308  * required child clock rate. This function assumes that a second-stage
 309  * divisor is available which can divide by powers of 2 from 1 to 256.
 310  *
 311  * @param divider_bits  number of divider bits (8 or 16)
 312  * @param parent_rate   clock rate of parent clock in Hz
 313  * @param rate          required clock rate for this clock
 314  * @param extra_div     value for the second-stage divisor (not set if this
 315  *                      function returns -1.
 316  * @return divider which should be used, or -1 if nothing is valid
 317  *
 318  */
 319 static int find_best_divider(unsigned divider_bits, unsigned long parent_rate,
 320                                 unsigned long rate, int *extra_div)
 321 {
 322         int shift;
 323         int best_divider = -1;
 324         int best_error = rate;
 325
 326         /* try dividers from 1 to 256 and find closest match */
 327         for (shift = 0; shift <= 8 && best_error > 0; shift++) {
 328                 unsigned divided_parent = parent_rate >> shift;
 329                 int divider = clk_get_divider(divider_bits, divided_parent,
 330                                                 rate);
 331                 unsigned effective_rate = get_rate_from_divider(divided_parent,
 332                                                 divider);
 333                 int error = rate - effective_rate;
 334
 335                 /* Given a valid divider, look for the lowest error */
 336                 if (divider != -1 && error < best_error) {
 337                         best_error = error;
 338                         *extra_div = 1 << shift;
 339                         best_divider = divider;
 340                 }
 341         }
 342
 343         /* return what we found - *extra_div will already be set */
 344         return best_divider;
 345 }
 346
 347 /**
 348  * Adjust peripheral PLL to use the given divider and source.
 349  *
 350  * @param periph_id     peripheral to adjust
 351  * @param source        Source number (0-3 or 0-7)
 352  * @param mux_bits      Number of mux bits (2 or 4)
 353  * @param divider       Required divider in 7.1 or 15.1 format
 354  * @return 0 if ok, -1 on error (requesting a parent clock which is not valid
 355  *              for this peripheral)
 356  */
 357 static int adjust_periph_pll(enum periph_id periph_id, int source,
 358                                 int mux_bits, unsigned divider)
 359 {
 360         u32 *reg = get_periph_source_reg(periph_id);
 361
 362         clrsetbits_le32(reg, OUT_CLK_DIVISOR_MASK,
 363                         divider << OUT_CLK_DIVISOR_SHIFT);
 364         udelay(1);
 365
 366         /* work out the source clock and set it */
 367         if (source < 0)
 368                 return -1;
 369
 370         clock_ll_set_source_bits(periph_id, mux_bits, source);
 371
 372         udelay(2);
 373         return 0;
 374 }
 375
 376 unsigned clock_adjust_periph_pll_div(enum periph_id periph_id,
 377                 enum clock_id parent, unsigned rate, int *extra_div)
 378 {
 379         unsigned effective_rate;
 380         int mux_bits, divider_bits, source;
 381         int divider;
 382         int xdiv = 0;
 383
 384         /* work out the source clock and set it */
 385         source = get_periph_clock_source(periph_id, parent, &mux_bits,
 386                                          &divider_bits);
 387
 388         divider = find_best_divider(divider_bits, pll_rate[parent],
 389                                     rate, &xdiv);
 390         if (extra_div)
 391                 *extra_div = xdiv;
 392
 393         assert(divider >= 0);
 394         if (adjust_periph_pll(periph_id, source, mux_bits, divider))
 395                 return -1U;
 396         debug("periph %d, rate=%d, reg=%p = %x\n", periph_id, rate,
 397                 get_periph_source_reg(periph_id),
 398                 readl(get_periph_source_reg(periph_id)));
 399
 400         /* Check what we ended up with. This shouldn't matter though */
 401         effective_rate = clock_get_periph_rate(periph_id, parent);
 402         if (extra_div)
 403                 effective_rate /= *extra_div;
 404         if (rate != effective_rate)
 405                 debug("Requested clock rate %u not honored (got %u)\n",
 406                         rate, effective_rate);
 407         return effective_rate;
 408 }
 409
 410 unsigned clock_start_periph_pll(enum periph_id periph_id,
 411                 enum clock_id parent, unsigned rate)
 412 {
 413         unsigned effective_rate;
 414
 415         reset_set_enable(periph_id, 1);
 416         clock_enable(periph_id);
 417
 418         effective_rate = clock_adjust_periph_pll_div(periph_id, parent, rate,
 419                                                  NULL);
 420
 421         reset_set_enable(periph_id, 0);
 422         return effective_rate;
 423 }
 424
 425 void clock_enable(enum periph_id clkid)
 426 {
 427         clock_set_enable(clkid, 1);
 428 }
 429
 430 void clock_disable(enum periph_id clkid)
 431 {
 432         clock_set_enable(clkid, 0);
 433 }
 434
 435 void reset_periph(enum periph_id periph_id, int us_delay)
 436 {
 437         /* Put peripheral into reset */
 438         reset_set_enable(periph_id, 1);
 439         udelay(us_delay);
 440
 441         /* Remove reset */
 442         reset_set_enable(periph_id, 0);
 443
 444         udelay(us_delay);
 445 }
 446
 447 void reset_cmplx_set_enable(int cpu, int which, int reset)
 448 {
 449         struct clk_rst_ctlr *clkrst =
 450                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 451         u32 mask;
 452
 453         /* Form the mask, which depends on the cpu chosen (2 or 4) */
 454         assert(cpu >= 0 && cpu < MAX_NUM_CPU);
 455         mask = which << cpu;
 456
 457         /* either enable or disable those reset for that CPU */
 458         if (reset)
 459                 writel(mask, &clkrst->crc_cpu_cmplx_set);
 460         else
 461                 writel(mask, &clkrst->crc_cpu_cmplx_clr);
 462 }
 463
 464 unsigned clock_get_rate(enum clock_id clkid)
 465 {
 466         struct clk_pll *pll;
 467         u32 base, divm;
 468         u64 parent_rate, rate;
 469         struct clk_pll_info *pllinfo = &tegra_pll_info_table[clkid];
 470
 471         parent_rate = osc_freq[clock_get_osc_freq()];
 472         if (clkid == CLOCK_ID_OSC)
 473                 return parent_rate;
 474
 475         pll = get_pll(clkid);
 476         if (!pll)
 477                 return 0;
 478         base = readl(&pll->pll_base);
 479
 480         rate = parent_rate * ((base >> pllinfo->n_shift) & pllinfo->n_mask);
 481         divm = (base >> pllinfo->m_shift) & pllinfo->m_mask;
 482         /*
 483          * PLLU uses p_mask/p_shift for VCO on all but T210,
 484          * T210 uses normal DIVP. Handled in pllinfo table.
 485          */
 486 #ifdef CONFIG_TEGRA210
 487         /*
 488          * PLLP's primary output (pllP_out0) on T210 is the VCO, and divp is
 489          * not applied. pllP_out2 does have divp applied. All other pllP_outN
 490          * are divided down from pllP_out0. We only support pllP_out0 in
 491          * U-Boot at the time of writing this comment.
 492          */
 493         if (clkid != CLOCK_ID_PERIPH)
 494 #endif
 495                 divm <<= (base >> pllinfo->p_shift) & pllinfo->p_mask;
 496         do_div(rate, divm);
 497         return rate;
 498 }
 499
 500 /**
 501  * Set the output frequency you want for each PLL clock.
 502  * PLL output frequencies are programmed by setting their N, M and P values.
 503  * The governing equations are:
 504  *     VCO = (Fi / m) * n, Fo = VCO / (2^p)
 505  *     where Fo is the output frequency from the PLL.
 506  * Example: Set the output frequency to 216Mhz(Fo) with 12Mhz OSC(Fi)
 507  *     216Mhz = ((12Mhz / m) * n) / (2^p) so n=432,m=12,p=1
 508  * Please see Tegra TRM section 5.3 to get the detail for PLL Programming
 509  *
 510  * @param n PLL feedback divider(DIVN)
 511  * @param m PLL input divider(DIVN)
 512  * @param p post divider(DIVP)
 513  * @param cpcon base PLL charge pump(CPCON)
 514  * @return 0 if ok, -1 on error (the requested PLL is incorrect and cannot
 515  *              be overriden), 1 if PLL is already correct
 516  */
 517 int clock_set_rate(enum clock_id clkid, u32 n, u32 m, u32 p, u32 cpcon)
 518 {
 519         u32 base_reg, misc_reg;
 520         struct clk_pll *pll;
 521         struct clk_pll_info *pllinfo = &tegra_pll_info_table[clkid];
 522
 523         pll = get_pll(clkid);
 524
 525         base_reg = readl(&pll->pll_base);
 526
 527         /* Set BYPASS, m, n and p to PLL_BASE */
 528         base_reg &= ~(pllinfo->m_mask << pllinfo->m_shift);
 529         base_reg |= m << pllinfo->m_shift;
 530
 531         base_reg &= ~(pllinfo->n_mask << pllinfo->n_shift);
 532         base_reg |= n << pllinfo->n_shift;
 533
 534         base_reg &= ~(pllinfo->p_mask << pllinfo->p_shift);
 535         base_reg |= p << pllinfo->p_shift;
 536
 537         if (clkid == CLOCK_ID_PERIPH) {
 538                 /*
 539                  * If the PLL is already set up, check that it is correct
 540                  * and record this info for clock_verify() to check.
 541                  */
 542                 if (base_reg & PLL_BASE_OVRRIDE_MASK) {
 543                         base_reg |= PLL_ENABLE_MASK;
 544                         if (base_reg != readl(&pll->pll_base))
 545                                 pllp_valid = 0;
 546                         return pllp_valid ? 1 : -1;
 547                 }
 548                 base_reg |= PLL_BASE_OVRRIDE_MASK;
 549         }
 550
 551         base_reg |= PLL_BYPASS_MASK;
 552         writel(base_reg, &pll->pll_base);
 553
 554         /* Set cpcon (KCP) to PLL_MISC */
 555         misc_reg = readl(&pll->pll_misc);
 556         misc_reg &= ~(pllinfo->kcp_mask << pllinfo->kcp_shift);
 557         misc_reg |= cpcon << pllinfo->kcp_shift;
 558         writel(misc_reg, &pll->pll_misc);
 559
 560         /* Enable PLL */
 561         base_reg |= PLL_ENABLE_MASK;
 562         writel(base_reg, &pll->pll_base);
 563
 564         /* Disable BYPASS */
 565         base_reg &= ~PLL_BYPASS_MASK;
 566         writel(base_reg, &pll->pll_base);
 567
 568         return 0;
 569 }
 570
 571 void clock_ll_start_uart(enum periph_id periph_id)
 572 {
 573         /* Assert UART reset and enable clock */
 574         reset_set_enable(periph_id, 1);
 575         clock_enable(periph_id);
 576         clock_ll_set_source(periph_id, 0); /* UARTx_CLK_SRC = 00, PLLP_OUT0 */
 577
 578         /* wait for 2us */
 579         udelay(2);
 580
 581         /* De-assert reset to UART */
 582         reset_set_enable(periph_id, 0);
 583 }
 584
 585 #if CONFIG_IS_ENABLED(OF_CONTROL)
 586 int clock_decode_periph_id(const void *blob, int node)
 587 {
 588         enum periph_id id;
 589         u32 cell[2];
 590         int err;
 591
 592         err = fdtdec_get_int_array(blob, node, "clocks", cell,
 593                                    ARRAY_SIZE(cell));
 594         if (err)
 595                 return -1;
 596         id = clk_id_to_periph_id(cell[1]);
 597         assert(clock_periph_id_isvalid(id));
 598         return id;
 599 }
 600 #endif /* CONFIG_IS_ENABLED(OF_CONTROL) */
 601
 602 int clock_verify(void)
 603 {
 604         struct clk_pll *pll = get_pll(CLOCK_ID_PERIPH);
 605         u32 reg = readl(&pll->pll_base);
 606
 607         if (!pllp_valid) {
 608                 printf("Warning: PLLP %x is not correct\n", reg);
 609                 return -1;
 610         }
 611         debug("PLLP %x is correct\n", reg);
 612         return 0;
 613 }
 614
 615 void clock_init(void)
 616 {
 617         pll_rate[CLOCK_ID_CGENERAL] = clock_get_rate(CLOCK_ID_CGENERAL);
 618         pll_rate[CLOCK_ID_MEMORY] = clock_get_rate(CLOCK_ID_MEMORY);
 619         pll_rate[CLOCK_ID_PERIPH] = clock_get_rate(CLOCK_ID_PERIPH);
 620         pll_rate[CLOCK_ID_USB] = clock_get_rate(CLOCK_ID_USB);
 621         pll_rate[CLOCK_ID_DISPLAY] = clock_get_rate(CLOCK_ID_DISPLAY);
 622         pll_rate[CLOCK_ID_XCPU] = clock_get_rate(CLOCK_ID_XCPU);
 623         pll_rate[CLOCK_ID_SFROM32KHZ] = 32768;
 624         pll_rate[CLOCK_ID_OSC] = clock_get_rate(CLOCK_ID_OSC);
 625
 626         debug("Osc = %d\n", pll_rate[CLOCK_ID_OSC]);
 627         debug("PLLC = %d\n", pll_rate[CLOCK_ID_CGENERAL]);
 628         debug("PLLM = %d\n", pll_rate[CLOCK_ID_MEMORY]);
 629         debug("PLLP = %d\n", pll_rate[CLOCK_ID_PERIPH]);
 630         debug("PLLU = %d\n", pll_rate[CLOCK_ID_USB]);
 631         debug("PLLD = %d\n", pll_rate[CLOCK_ID_DISPLAY]);
 632         debug("PLLX = %d\n", pll_rate[CLOCK_ID_XCPU]);
 633 }
 634
 635 static void set_avp_clock_source(u32 src)
 636 {
 637         struct clk_rst_ctlr *clkrst =
 638                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 639         u32 val;
 640
 641         val = (src << SCLK_SWAKEUP_FIQ_SOURCE_SHIFT) |
 642                 (src << SCLK_SWAKEUP_IRQ_SOURCE_SHIFT) |
 643                 (src << SCLK_SWAKEUP_RUN_SOURCE_SHIFT) |
 644                 (src << SCLK_SWAKEUP_IDLE_SOURCE_SHIFT) |
 645                 (SCLK_SYS_STATE_RUN << SCLK_SYS_STATE_SHIFT);
 646         writel(val, &clkrst->crc_sclk_brst_pol);
 647         udelay(3);
 648 }
 649
 650 /*
 651  * This function is useful on Tegra30, and any later SoCs that have compatible
 652  * PLLP configuration registers.
 653  * NOTE: Not used on Tegra210 - see tegra210_setup_pllp in T210 clock.c
 654  */
 655 void tegra30_set_up_pllp(void)
 656 {
 657         struct clk_rst_ctlr *clkrst = (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 658         u32 reg;
 659
 660         /*
 661          * Based on the Tegra TRM, the system clock (which is the AVP clock) can
 662          * run up to 275MHz. On power on, the default sytem clock source is set
 663          * to PLLP_OUT0. This function sets PLLP's (hence PLLP_OUT0's) rate to
 664          * 408MHz which is beyond system clock's upper limit.
 665          *
 666          * The fix is to set the system clock to CLK_M before initializing PLLP,
 667          * and then switch back to PLLP_OUT4, which has an appropriate divider
 668          * configured, after PLLP has been configured
 669          */
 670         set_avp_clock_source(SCLK_SOURCE_CLKM);
 671
 672         /*
 673          * PLLP output frequency set to 408Mhz
 674          * PLLC output frequency set to 228Mhz
 675          */
 676         switch (clock_get_osc_freq()) {
 677         case CLOCK_OSC_FREQ_12_0: /* OSC is 12Mhz */
 678                 clock_set_rate(CLOCK_ID_PERIPH, 408, 12, 0, 8);
 679                 clock_set_rate(CLOCK_ID_CGENERAL, 456, 12, 1, 8);
 680                 break;
 681
 682         case CLOCK_OSC_FREQ_26_0: /* OSC is 26Mhz */
 683                 clock_set_rate(CLOCK_ID_PERIPH, 408, 26, 0, 8);
 684                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 26, 0, 8);
 685                 break;
 686
 687         case CLOCK_OSC_FREQ_13_0: /* OSC is 13Mhz */
 688                 clock_set_rate(CLOCK_ID_PERIPH, 408, 13, 0, 8);
 689                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 13, 0, 8);
 690                 break;
 691         case CLOCK_OSC_FREQ_19_2:
 692         default:
 693                 /*
 694                  * These are not supported. It is too early to print a
 695                  * message and the UART likely won't work anyway due to the
 696                  * oscillator being wrong.
 697                  */
 698                 break;
 699         }
 700
 701         /* Set PLLP_OUT1, 2, 3 & 4 freqs to 9.6, 48, 102 & 204MHz */
 702
 703         /* OUT1, 2 */
 704         /* Assert RSTN before enable */
 705         reg = PLLP_OUT2_RSTN_EN | PLLP_OUT1_RSTN_EN;
 706         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[0]);
 707         /* Set divisor and reenable */
 708         reg = (IN_408_OUT_48_DIVISOR << PLLP_OUT2_RATIO)
 709                 | PLLP_OUT2_OVR | PLLP_OUT2_CLKEN | PLLP_OUT2_RSTN_DIS
 710                 | (IN_408_OUT_9_6_DIVISOR << PLLP_OUT1_RATIO)
 711                 | PLLP_OUT1_OVR | PLLP_OUT1_CLKEN | PLLP_OUT1_RSTN_DIS;
 712         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[0]);
 713
 714         /* OUT3, 4 */
 715         /* Assert RSTN before enable */
 716         reg = PLLP_OUT4_RSTN_EN | PLLP_OUT3_RSTN_EN;
 717         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[1]);
 718         /* Set divisor and reenable */
 719         reg = (IN_408_OUT_204_DIVISOR << PLLP_OUT4_RATIO)
 720                 | PLLP_OUT4_OVR | PLLP_OUT4_CLKEN | PLLP_OUT4_RSTN_DIS
 721                 | (IN_408_OUT_102_DIVISOR << PLLP_OUT3_RATIO)
 722                 | PLLP_OUT3_OVR | PLLP_OUT3_CLKEN | PLLP_OUT3_RSTN_DIS;
 723         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[1]);
 724
 725         set_avp_clock_source(SCLK_SOURCE_PLLP_OUT4);
 726 }
 727
 728 int clock_external_output(int clk_id)
 729 {
 730         struct pmc_ctlr *pmc = (struct pmc_ctlr *)NV_PA_PMC_BASE;
 731
 732         if (clk_id >= 1 && clk_id <= 3) {
 733                 setbits_le32(&pmc->pmc_clk_out_cntrl,
 734                              1 << (2 + (clk_id - 1) * 8));
 735         } else {
 736                 printf("%s: Unknown output clock id %d\n", __func__, clk_id);
 737                 return -EINVAL;
 738         }
 739
 740         return 0;
 741 }