arch/arm/mach-stm32mp/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+ OR BSD-3-Clause
   2 /*
   3  * Copyright (C) 2018, STMicroelectronics - All Rights Reserved
   4  */
   5 #include <common.h>
   6 #include <clk.h>
   7 #include <cpu_func.h>
   8 #include <debug_uart.h>
   9 #include <env.h>
  10 #include <misc.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/stm32.h>
  13 #include <asm/arch/sys_proto.h>
  14 #include <dm/device.h>
  15 #include <dm/uclass.h>
  16
  17 /* RCC register */
  18 #define RCC_TZCR                (STM32_RCC_BASE + 0x00)
  19 #define RCC_DBGCFGR             (STM32_RCC_BASE + 0x080C)
  20 #define RCC_BDCR                (STM32_RCC_BASE + 0x0140)
  21 #define RCC_MP_APB5ENSETR       (STM32_RCC_BASE + 0x0208)
  22 #define RCC_MP_AHB5ENSETR       (STM32_RCC_BASE + 0x0210)
  23 #define RCC_BDCR_VSWRST         BIT(31)
  24 #define RCC_BDCR_RTCSRC         GENMASK(17, 16)
  25 #define RCC_DBGCFGR_DBGCKEN     BIT(8)
  26
  27 /* Security register */
  28 #define ETZPC_TZMA1_SIZE        (STM32_ETZPC_BASE + 0x04)
  29 #define ETZPC_DECPROT0          (STM32_ETZPC_BASE + 0x10)
  30
  31 #define TZC_GATE_KEEPER         (STM32_TZC_BASE + 0x008)
  32 #define TZC_REGION_ATTRIBUTE0   (STM32_TZC_BASE + 0x110)
  33 #define TZC_REGION_ID_ACCESS0   (STM32_TZC_BASE + 0x114)
  34
  35 #define TAMP_CR1                (STM32_TAMP_BASE + 0x00)
  36
  37 #define PWR_CR1                 (STM32_PWR_BASE + 0x00)
  38 #define PWR_MCUCR               (STM32_PWR_BASE + 0x14)
  39 #define PWR_CR1_DBP             BIT(8)
  40 #define PWR_MCUCR_SBF           BIT(6)
  41
  42 /* DBGMCU register */
  43 #define DBGMCU_IDC              (STM32_DBGMCU_BASE + 0x00)
  44 #define DBGMCU_APB4FZ1          (STM32_DBGMCU_BASE + 0x2C)
  45 #define DBGMCU_APB4FZ1_IWDG2    BIT(2)
  46 #define DBGMCU_IDC_DEV_ID_MASK  GENMASK(11, 0)
  47 #define DBGMCU_IDC_DEV_ID_SHIFT 0
  48 #define DBGMCU_IDC_REV_ID_MASK  GENMASK(31, 16)
  49 #define DBGMCU_IDC_REV_ID_SHIFT 16
  50
  51 /* GPIOZ registers */
  52 #define GPIOZ_SECCFGR           0x54004030
  53
  54 /* boot interface from Bootrom
  55  * - boot instance = bit 31:16
  56  * - boot device = bit 15:0
  57  */
  58 #define BOOTROM_PARAM_ADDR      0x2FFC0078
  59 #define BOOTROM_MODE_MASK       GENMASK(15, 0)
  60 #define BOOTROM_MODE_SHIFT      0
  61 #define BOOTROM_INSTANCE_MASK    GENMASK(31, 16)
  62 #define BOOTROM_INSTANCE_SHIFT  16
  63
  64 /* Device Part Number (RPN) = OTP_DATA1 lower 8 bits */
  65 #define RPN_SHIFT       0
  66 #define RPN_MASK        GENMASK(7, 0)
  67
  68 /* Package = bit 27:29 of OTP16
  69  * - 100: LBGA448 (FFI) => AA = LFBGA 18x18mm 448 balls p. 0.8mm
  70  * - 011: LBGA354 (LCI) => AB = LFBGA 16x16mm 359 balls p. 0.8mm
  71  * - 010: TFBGA361 (FFC) => AC = TFBGA 12x12mm 361 balls p. 0.5mm
  72  * - 001: TFBGA257 (LCC) => AD = TFBGA 10x10mm 257 balls p. 0.5mm
  73  * - others: Reserved
  74  */
  75 #define PKG_SHIFT       27
  76 #define PKG_MASK        GENMASK(2, 0)
  77
  78 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
  79 #ifndef CONFIG_TFABOOT
  80 static void security_init(void)
  81 {
  82         /* Disable the backup domain write protection */
  83         /* the protection is enable at each reset by hardware */
  84         /* And must be disable by software */
  85         setbits_le32(PWR_CR1, PWR_CR1_DBP);
  86
  87         while (!(readl(PWR_CR1) & PWR_CR1_DBP))
  88                 ;
  89
  90         /* If RTC clock isn't enable so this is a cold boot then we need
  91          * to reset the backup domain
  92          */
  93         if (!(readl(RCC_BDCR) & RCC_BDCR_RTCSRC)) {
  94                 setbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
  95                 while (!(readl(RCC_BDCR) & RCC_BDCR_VSWRST))
  96                         ;
  97                 clrbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
  98         }
  99
 100         /* allow non secure access in Write/Read for all peripheral */
 101         writel(GENMASK(25, 0), ETZPC_DECPROT0);
 102
 103         /* Open SYSRAM for no secure access */
 104         writel(0x0, ETZPC_TZMA1_SIZE);
 105
 106         /* enable TZC1 TZC2 clock */
 107         writel(BIT(11) | BIT(12), RCC_MP_APB5ENSETR);
 108
 109         /* Region 0 set to no access by default */
 110         /* bit 0 / 16 => nsaid0 read/write Enable
 111          * bit 1 / 17 => nsaid1 read/write Enable
 112          * ...
 113          * bit 15 / 31 => nsaid15 read/write Enable
 114          */
 115         writel(0xFFFFFFFF, TZC_REGION_ID_ACCESS0);
 116         /* bit 30 / 31 => Secure Global Enable : write/read */
 117         /* bit 0 / 1 => Region Enable for filter 0/1 */
 118         writel(BIT(0) | BIT(1) | BIT(30) | BIT(31), TZC_REGION_ATTRIBUTE0);
 119
 120         /* Enable Filter 0 and 1 */
 121         setbits_le32(TZC_GATE_KEEPER, BIT(0) | BIT(1));
 122
 123         /* RCC trust zone deactivated */
 124         writel(0x0, RCC_TZCR);
 125
 126         /* TAMP: deactivate the internal tamper
 127          * Bit 23 ITAMP8E: monotonic counter overflow
 128          * Bit 20 ITAMP5E: RTC calendar overflow
 129          * Bit 19 ITAMP4E: HSE monitoring
 130          * Bit 18 ITAMP3E: LSE monitoring
 131          * Bit 16 ITAMP1E: RTC power domain supply monitoring
 132          */
 133         writel(0x0, TAMP_CR1);
 134
 135         /* GPIOZ: deactivate the security */
 136         writel(BIT(0), RCC_MP_AHB5ENSETR);
 137         writel(0x0, GPIOZ_SECCFGR);
 138 }
 139 #endif /* CONFIG_TFABOOT */
 140
 141 /*
 142  * Debug init
 143  */
 144 static void dbgmcu_init(void)
 145 {
 146         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 147
 148         /* Freeze IWDG2 if Cortex-A7 is in debug mode */
 149         setbits_le32(DBGMCU_APB4FZ1, DBGMCU_APB4FZ1_IWDG2);
 150 }
 151 #endif /* !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD) */
 152
 153 #if !defined(CONFIG_TFABOOT) && \
 154         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 155 /* get bootmode from ROM code boot context: saved in TAMP register */
 156 static void update_bootmode(void)
 157 {
 158         u32 boot_mode;
 159         u32 bootrom_itf = readl(BOOTROM_PARAM_ADDR);
 160         u32 bootrom_device, bootrom_instance;
 161
 162         /* enable TAMP clock = RTCAPBEN */
 163         writel(BIT(8), RCC_MP_APB5ENSETR);
 164
 165         /* read bootrom context */
 166         bootrom_device =
 167                 (bootrom_itf & BOOTROM_MODE_MASK) >> BOOTROM_MODE_SHIFT;
 168         bootrom_instance =
 169                 (bootrom_itf & BOOTROM_INSTANCE_MASK) >> BOOTROM_INSTANCE_SHIFT;
 170         boot_mode =
 171                 ((bootrom_device << BOOT_TYPE_SHIFT) & BOOT_TYPE_MASK) |
 172                 ((bootrom_instance << BOOT_INSTANCE_SHIFT) &
 173                  BOOT_INSTANCE_MASK);
 174
 175         /* save the boot mode in TAMP backup register */
 176         clrsetbits_le32(TAMP_BOOT_CONTEXT,
 177                         TAMP_BOOT_MODE_MASK,
 178                         boot_mode << TAMP_BOOT_MODE_SHIFT);
 179 }
 180 #endif
 181
 182 u32 get_bootmode(void)
 183 {
 184         /* read bootmode from TAMP backup register */
 185         return (readl(TAMP_BOOT_CONTEXT) & TAMP_BOOT_MODE_MASK) >>
 186                     TAMP_BOOT_MODE_SHIFT;
 187 }
 188
 189 /*
 190  * Early system init
 191  */
 192 int arch_cpu_init(void)
 193 {
 194         u32 boot_mode;
 195
 196         /* early armv7 timer init: needed for polling */
 197         timer_init();
 198
 199 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
 200         dbgmcu_init();
 201 #ifndef CONFIG_TFABOOT
 202         security_init();
 203         update_bootmode();
 204 #endif
 205         /* Reset Coprocessor state unless it wakes up from Standby power mode */
 206         if (!(readl(PWR_MCUCR) & PWR_MCUCR_SBF)) {
 207                 writel(TAMP_COPRO_STATE_OFF, TAMP_COPRO_STATE);
 208                 writel(0, TAMP_COPRO_RSC_TBL_ADDRESS);
 209         }
 210 #endif
 211
 212         boot_mode = get_bootmode();
 213
 214         if ((boot_mode & TAMP_BOOT_DEVICE_MASK) == BOOT_SERIAL_UART)
 215                 gd->flags |= GD_FLG_SILENT | GD_FLG_DISABLE_CONSOLE;
 216 #if defined(CONFIG_DEBUG_UART) && \
 217         !defined(CONFIG_TFABOOT) && \
 218         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 219         else
 220                 debug_uart_init();
 221 #endif
 222
 223         return 0;
 224 }
 225
 226 void enable_caches(void)
 227 {
 228         /* Enable D-cache. I-cache is already enabled in start.S */
 229         dcache_enable();
 230 }
 231
 232 static u32 read_idc(void)
 233 {
 234         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 235
 236         return readl(DBGMCU_IDC);
 237 }
 238
 239 u32 get_cpu_rev(void)
 240 {
 241         return (read_idc() & DBGMCU_IDC_REV_ID_MASK) >> DBGMCU_IDC_REV_ID_SHIFT;
 242 }
 243
 244 static u32 get_otp(int index, int shift, int mask)
 245 {
 246         int ret;
 247         struct udevice *dev;
 248         u32 otp = 0;
 249
 250         ret = uclass_get_device_by_driver(UCLASS_MISC,
 251                                           DM_GET_DRIVER(stm32mp_bsec),
 252                                           &dev);
 253
 254         if (!ret)
 255                 ret = misc_read(dev, STM32_BSEC_SHADOW(index),
 256                                 &otp, sizeof(otp));
 257
 258         return (otp >> shift) & mask;
 259 }
 260
 261 /* Get Device Part Number (RPN) from OTP */
 262 static u32 get_cpu_rpn(void)
 263 {
 264         return get_otp(BSEC_OTP_RPN, RPN_SHIFT, RPN_MASK);
 265 }
 266
 267 u32 get_cpu_type(void)
 268 {
 269         u32 id;
 270
 271         id = (read_idc() & DBGMCU_IDC_DEV_ID_MASK) >> DBGMCU_IDC_DEV_ID_SHIFT;
 272
 273         return (id << 16) | get_cpu_rpn();
 274 }
 275
 276 /* Get Package options from OTP */
 277 u32 get_cpu_package(void)
 278 {
 279         return get_otp(BSEC_OTP_PKG, PKG_SHIFT, PKG_MASK);
 280 }
 281
 282 void get_soc_name(char name[SOC_NAME_SIZE])
 283 {
 284         char *cpu_s, *cpu_r, *pkg;
 285
 286         /* MPUs Part Numbers */
 287         switch (get_cpu_type()) {
 288         case CPU_STM32MP157Fxx:
 289                 cpu_s = "157F";
 290                 break;
 291         case CPU_STM32MP157Dxx:
 292                 cpu_s = "157D";
 293                 break;
 294         case CPU_STM32MP157Cxx:
 295                 cpu_s = "157C";
 296                 break;
 297         case CPU_STM32MP157Axx:
 298                 cpu_s = "157A";
 299                 break;
 300         case CPU_STM32MP153Fxx:
 301                 cpu_s = "153F";
 302                 break;
 303         case CPU_STM32MP153Dxx:
 304                 cpu_s = "153D";
 305                 break;
 306         case CPU_STM32MP153Cxx:
 307                 cpu_s = "153C";
 308                 break;
 309         case CPU_STM32MP153Axx:
 310                 cpu_s = "153A";
 311                 break;
 312         case CPU_STM32MP151Fxx:
 313                 cpu_s = "151F";
 314                 break;
 315         case CPU_STM32MP151Dxx:
 316                 cpu_s = "151D";
 317                 break;
 318         case CPU_STM32MP151Cxx:
 319                 cpu_s = "151C";
 320                 break;
 321         case CPU_STM32MP151Axx:
 322                 cpu_s = "151A";
 323                 break;
 324         default:
 325                 cpu_s = "????";
 326                 break;
 327         }
 328
 329         /* Package */
 330         switch (get_cpu_package()) {
 331         case PKG_AA_LBGA448:
 332                 pkg = "AA";
 333                 break;
 334         case PKG_AB_LBGA354:
 335                 pkg = "AB";
 336                 break;
 337         case PKG_AC_TFBGA361:
 338                 pkg = "AC";
 339                 break;
 340         case PKG_AD_TFBGA257:
 341                 pkg = "AD";
 342                 break;
 343         default:
 344                 pkg = "??";
 345                 break;
 346         }
 347
 348         /* REVISION */
 349         switch (get_cpu_rev()) {
 350         case CPU_REVA:
 351                 cpu_r = "A";
 352                 break;
 353         case CPU_REVB:
 354                 cpu_r = "B";
 355                 break;
 356         case CPU_REVZ:
 357                 cpu_r = "Z";
 358                 break;
 359         default:
 360                 cpu_r = "?";
 361                 break;
 362         }
 363
 364         snprintf(name, SOC_NAME_SIZE, "STM32MP%s%s Rev.%s", cpu_s, pkg, cpu_r);
 365 }
 366
 367 #if defined(CONFIG_DISPLAY_CPUINFO)
 368 int print_cpuinfo(void)
 369 {
 370         char name[SOC_NAME_SIZE];
 371
 372         get_soc_name(name);
 373         printf("CPU: %s\n", name);
 374
 375         return 0;
 376 }
 377 #endif /* CONFIG_DISPLAY_CPUINFO */
 378
 379 static void setup_boot_mode(void)
 380 {
 381         const u32 serial_addr[] = {
 382                 STM32_USART1_BASE,
 383                 STM32_USART2_BASE,
 384                 STM32_USART3_BASE,
 385                 STM32_UART4_BASE,
 386                 STM32_UART5_BASE,
 387                 STM32_USART6_BASE,
 388                 STM32_UART7_BASE,
 389                 STM32_UART8_BASE
 390         };
 391         char cmd[60];
 392         u32 boot_ctx = readl(TAMP_BOOT_CONTEXT);
 393         u32 boot_mode =
 394                 (boot_ctx & TAMP_BOOT_MODE_MASK) >> TAMP_BOOT_MODE_SHIFT;
 395         unsigned int instance = (boot_mode & TAMP_BOOT_INSTANCE_MASK) - 1;
 396         u32 forced_mode = (boot_ctx & TAMP_BOOT_FORCED_MASK);
 397         struct udevice *dev;
 398         int alias;
 399
 400         pr_debug("%s: boot_ctx=0x%x => boot_mode=%x, instance=%d forced=%x\n",
 401                  __func__, boot_ctx, boot_mode, instance, forced_mode);
 402         switch (boot_mode & TAMP_BOOT_DEVICE_MASK) {
 403         case BOOT_SERIAL_UART:
 404                 if (instance > ARRAY_SIZE(serial_addr))
 405                         break;
 406                 /* serial : search associated alias in devicetree */
 407                 sprintf(cmd, "serial@%x", serial_addr[instance]);
 408                 if (uclass_get_device_by_name(UCLASS_SERIAL, cmd, &dev))
 409                         break;
 410                 if (fdtdec_get_alias_seq(gd->fdt_blob, "serial",
 411                                          dev_of_offset(dev), &alias))
 412                         break;
 413                 sprintf(cmd, "%d", alias);
 414                 env_set("boot_device", "serial");
 415                 env_set("boot_instance", cmd);
 416
 417                 /* restore console on uart when not used */
 418                 if (gd->cur_serial_dev != dev) {
 419                         gd->flags &= ~(GD_FLG_SILENT |
 420                                        GD_FLG_DISABLE_CONSOLE);
 421                         printf("serial boot with console enabled!\n");
 422                 }
 423                 break;
 424         case BOOT_SERIAL_USB:
 425                 env_set("boot_device", "usb");
 426                 env_set("boot_instance", "0");
 427                 break;
 428         case BOOT_FLASH_SD:
 429         case BOOT_FLASH_EMMC:
 430                 sprintf(cmd, "%d", instance);
 431                 env_set("boot_device", "mmc");
 432                 env_set("boot_instance", cmd);
 433                 break;
 434         case BOOT_FLASH_NAND:
 435                 env_set("boot_device", "nand");
 436                 env_set("boot_instance", "0");
 437                 break;
 438         case BOOT_FLASH_NOR:
 439                 env_set("boot_device", "nor");
 440                 env_set("boot_instance", "0");
 441                 break;
 442         default:
 443                 pr_debug("unexpected boot mode = %x\n", boot_mode);
 444                 break;
 445         }
 446
 447         switch (forced_mode) {
 448         case BOOT_FASTBOOT:
 449                 printf("Enter fastboot!\n");
 450                 env_set("preboot", "env set preboot; fastboot 0");
 451                 break;
 452         case BOOT_STM32PROG:
 453                 env_set("boot_device", "usb");
 454                 env_set("boot_instance", "0");
 455                 break;
 456         case BOOT_UMS_MMC0:
 457         case BOOT_UMS_MMC1:
 458         case BOOT_UMS_MMC2:
 459                 printf("Enter UMS!\n");
 460                 instance = forced_mode - BOOT_UMS_MMC0;
 461                 sprintf(cmd, "env set preboot; ums 0 mmc %d", instance);
 462                 env_set("preboot", cmd);
 463                 break;
 464         case BOOT_RECOVERY:
 465                 env_set("preboot", "env set preboot; run altbootcmd");
 466                 break;
 467         case BOOT_NORMAL:
 468                 break;
 469         default:
 470                 pr_debug("unexpected forced boot mode = %x\n", forced_mode);
 471                 break;
 472         }
 473
 474         /* clear TAMP for next reboot */
 475         clrsetbits_le32(TAMP_BOOT_CONTEXT, TAMP_BOOT_FORCED_MASK, BOOT_NORMAL);
 476 }
 477
 478 /*
 479  * If there is no MAC address in the environment, then it will be initialized
 480  * (silently) from the value in the OTP.
 481  */
 482 __weak int setup_mac_address(void)
 483 {
 484 #if defined(CONFIG_NET)
 485         int ret;
 486         int i;
 487         u32 otp[2];
 488         uchar enetaddr[6];
 489         struct udevice *dev;
 490
 491         /* MAC already in environment */
 492         if (eth_env_get_enetaddr("ethaddr", enetaddr))
 493                 return 0;
 494
 495         ret = uclass_get_device_by_driver(UCLASS_MISC,
 496                                           DM_GET_DRIVER(stm32mp_bsec),
 497                                           &dev);
 498         if (ret)
 499                 return ret;
 500
 501         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_MAC),
 502                         otp, sizeof(otp));
 503         if (ret < 0)
 504                 return ret;
 505
 506         for (i = 0; i < 6; i++)
 507                 enetaddr[i] = ((uint8_t *)&otp)[i];
 508
 509         if (!is_valid_ethaddr(enetaddr)) {
 510                 pr_err("invalid MAC address in OTP %pM\n", enetaddr);
 511                 return -EINVAL;
 512         }
 513         pr_debug("OTP MAC address = %pM\n", enetaddr);
 514         ret = !eth_env_set_enetaddr("ethaddr", enetaddr);
 515         if (!ret)
 516                 pr_err("Failed to set mac address %pM from OTP: %d\n",
 517                        enetaddr, ret);
 518 #endif
 519
 520         return 0;
 521 }
 522
 523 static int setup_serial_number(void)
 524 {
 525         char serial_string[25];
 526         u32 otp[3] = {0, 0, 0 };
 527         struct udevice *dev;
 528         int ret;
 529
 530         if (env_get("serial#"))
 531                 return 0;
 532
 533         ret = uclass_get_device_by_driver(UCLASS_MISC,
 534                                           DM_GET_DRIVER(stm32mp_bsec),
 535                                           &dev);
 536         if (ret)
 537                 return ret;
 538
 539         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_SERIAL),
 540                         otp, sizeof(otp));
 541         if (ret < 0)
 542                 return ret;
 543
 544         sprintf(serial_string, "%08X%08X%08X", otp[0], otp[1], otp[2]);
 545         env_set("serial#", serial_string);
 546
 547         return 0;
 548 }
 549
 550 int arch_misc_init(void)
 551 {
 552         setup_boot_mode();
 553         setup_mac_address();
 554         setup_serial_number();
 555
 556         return 0;
 557 }