arch/arm/mach-stm32mp/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+ OR BSD-3-Clause
   2 /*
   3  * Copyright (C) 2018, STMicroelectronics - All Rights Reserved
   4  */
   5 #include <common.h>
   6 #include <clk.h>
   7 #include <cpu_func.h>
   8 #include <debug_uart.h>
   9 #include <env.h>
  10 #include <misc.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/stm32.h>
  13 #include <asm/arch/sys_proto.h>
  14 #include <dm/device.h>
  15 #include <dm/uclass.h>
  16
  17 /* RCC register */
  18 #define RCC_TZCR                (STM32_RCC_BASE + 0x00)
  19 #define RCC_DBGCFGR             (STM32_RCC_BASE + 0x080C)
  20 #define RCC_BDCR                (STM32_RCC_BASE + 0x0140)
  21 #define RCC_MP_APB5ENSETR       (STM32_RCC_BASE + 0x0208)
  22 #define RCC_MP_AHB5ENSETR       (STM32_RCC_BASE + 0x0210)
  23 #define RCC_BDCR_VSWRST         BIT(31)
  24 #define RCC_BDCR_RTCSRC         GENMASK(17, 16)
  25 #define RCC_DBGCFGR_DBGCKEN     BIT(8)
  26
  27 /* Security register */
  28 #define ETZPC_TZMA1_SIZE        (STM32_ETZPC_BASE + 0x04)
  29 #define ETZPC_DECPROT0          (STM32_ETZPC_BASE + 0x10)
  30
  31 #define TZC_GATE_KEEPER         (STM32_TZC_BASE + 0x008)
  32 #define TZC_REGION_ATTRIBUTE0   (STM32_TZC_BASE + 0x110)
  33 #define TZC_REGION_ID_ACCESS0   (STM32_TZC_BASE + 0x114)
  34
  35 #define TAMP_CR1                (STM32_TAMP_BASE + 0x00)
  36
  37 #define PWR_CR1                 (STM32_PWR_BASE + 0x00)
  38 #define PWR_MCUCR               (STM32_PWR_BASE + 0x14)
  39 #define PWR_CR1_DBP             BIT(8)
  40 #define PWR_MCUCR_SBF           BIT(6)
  41
  42 /* DBGMCU register */
  43 #define DBGMCU_IDC              (STM32_DBGMCU_BASE + 0x00)
  44 #define DBGMCU_APB4FZ1          (STM32_DBGMCU_BASE + 0x2C)
  45 #define DBGMCU_APB4FZ1_IWDG2    BIT(2)
  46 #define DBGMCU_IDC_DEV_ID_MASK  GENMASK(11, 0)
  47 #define DBGMCU_IDC_DEV_ID_SHIFT 0
  48 #define DBGMCU_IDC_REV_ID_MASK  GENMASK(31, 16)
  49 #define DBGMCU_IDC_REV_ID_SHIFT 16
  50
  51 /* GPIOZ registers */
  52 #define GPIOZ_SECCFGR           0x54004030
  53
  54 /* boot interface from Bootrom
  55  * - boot instance = bit 31:16
  56  * - boot device = bit 15:0
  57  */
  58 #define BOOTROM_PARAM_ADDR      0x2FFC0078
  59 #define BOOTROM_MODE_MASK       GENMASK(15, 0)
  60 #define BOOTROM_MODE_SHIFT      0
  61 #define BOOTROM_INSTANCE_MASK    GENMASK(31, 16)
  62 #define BOOTROM_INSTANCE_SHIFT  16
  63
  64 /* Device Part Number (RPN) = OTP_DATA1 lower 8 bits */
  65 #define RPN_SHIFT       0
  66 #define RPN_MASK        GENMASK(7, 0)
  67
  68 /* Package = bit 27:29 of OTP16
  69  * - 100: LBGA448 (FFI) => AA = LFBGA 18x18mm 448 balls p. 0.8mm
  70  * - 011: LBGA354 (LCI) => AB = LFBGA 16x16mm 359 balls p. 0.8mm
  71  * - 010: TFBGA361 (FFC) => AC = TFBGA 12x12mm 361 balls p. 0.5mm
  72  * - 001: TFBGA257 (LCC) => AD = TFBGA 10x10mm 257 balls p. 0.5mm
  73  * - others: Reserved
  74  */
  75 #define PKG_SHIFT       27
  76 #define PKG_MASK        GENMASK(2, 0)
  77
  78 /*
  79  * early TLB into the .data section so that it not get cleared
  80  * with 16kB allignment (see TTBR0_BASE_ADDR_MASK)
  81  */
  82 u8 early_tlb[PGTABLE_SIZE] __section(".data") __aligned(0x4000);
  83
  84 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
  85 #ifndef CONFIG_TFABOOT
  86 static void security_init(void)
  87 {
  88         /* Disable the backup domain write protection */
  89         /* the protection is enable at each reset by hardware */
  90         /* And must be disable by software */
  91         setbits_le32(PWR_CR1, PWR_CR1_DBP);
  92
  93         while (!(readl(PWR_CR1) & PWR_CR1_DBP))
  94                 ;
  95
  96         /* If RTC clock isn't enable so this is a cold boot then we need
  97          * to reset the backup domain
  98          */
  99         if (!(readl(RCC_BDCR) & RCC_BDCR_RTCSRC)) {
 100                 setbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 101                 while (!(readl(RCC_BDCR) & RCC_BDCR_VSWRST))
 102                         ;
 103                 clrbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 104         }
 105
 106         /* allow non secure access in Write/Read for all peripheral */
 107         writel(GENMASK(25, 0), ETZPC_DECPROT0);
 108
 109         /* Open SYSRAM for no secure access */
 110         writel(0x0, ETZPC_TZMA1_SIZE);
 111
 112         /* enable TZC1 TZC2 clock */
 113         writel(BIT(11) | BIT(12), RCC_MP_APB5ENSETR);
 114
 115         /* Region 0 set to no access by default */
 116         /* bit 0 / 16 => nsaid0 read/write Enable
 117          * bit 1 / 17 => nsaid1 read/write Enable
 118          * ...
 119          * bit 15 / 31 => nsaid15 read/write Enable
 120          */
 121         writel(0xFFFFFFFF, TZC_REGION_ID_ACCESS0);
 122         /* bit 30 / 31 => Secure Global Enable : write/read */
 123         /* bit 0 / 1 => Region Enable for filter 0/1 */
 124         writel(BIT(0) | BIT(1) | BIT(30) | BIT(31), TZC_REGION_ATTRIBUTE0);
 125
 126         /* Enable Filter 0 and 1 */
 127         setbits_le32(TZC_GATE_KEEPER, BIT(0) | BIT(1));
 128
 129         /* RCC trust zone deactivated */
 130         writel(0x0, RCC_TZCR);
 131
 132         /* TAMP: deactivate the internal tamper
 133          * Bit 23 ITAMP8E: monotonic counter overflow
 134          * Bit 20 ITAMP5E: RTC calendar overflow
 135          * Bit 19 ITAMP4E: HSE monitoring
 136          * Bit 18 ITAMP3E: LSE monitoring
 137          * Bit 16 ITAMP1E: RTC power domain supply monitoring
 138          */
 139         writel(0x0, TAMP_CR1);
 140
 141         /* GPIOZ: deactivate the security */
 142         writel(BIT(0), RCC_MP_AHB5ENSETR);
 143         writel(0x0, GPIOZ_SECCFGR);
 144 }
 145 #endif /* CONFIG_TFABOOT */
 146
 147 /*
 148  * Debug init
 149  */
 150 static void dbgmcu_init(void)
 151 {
 152         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 153
 154         /* Freeze IWDG2 if Cortex-A7 is in debug mode */
 155         setbits_le32(DBGMCU_APB4FZ1, DBGMCU_APB4FZ1_IWDG2);
 156 }
 157 #endif /* !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD) */
 158
 159 #if !defined(CONFIG_TFABOOT) && \
 160         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 161 /* get bootmode from ROM code boot context: saved in TAMP register */
 162 static void update_bootmode(void)
 163 {
 164         u32 boot_mode;
 165         u32 bootrom_itf = readl(BOOTROM_PARAM_ADDR);
 166         u32 bootrom_device, bootrom_instance;
 167
 168         /* enable TAMP clock = RTCAPBEN */
 169         writel(BIT(8), RCC_MP_APB5ENSETR);
 170
 171         /* read bootrom context */
 172         bootrom_device =
 173                 (bootrom_itf & BOOTROM_MODE_MASK) >> BOOTROM_MODE_SHIFT;
 174         bootrom_instance =
 175                 (bootrom_itf & BOOTROM_INSTANCE_MASK) >> BOOTROM_INSTANCE_SHIFT;
 176         boot_mode =
 177                 ((bootrom_device << BOOT_TYPE_SHIFT) & BOOT_TYPE_MASK) |
 178                 ((bootrom_instance << BOOT_INSTANCE_SHIFT) &
 179                  BOOT_INSTANCE_MASK);
 180
 181         /* save the boot mode in TAMP backup register */
 182         clrsetbits_le32(TAMP_BOOT_CONTEXT,
 183                         TAMP_BOOT_MODE_MASK,
 184                         boot_mode << TAMP_BOOT_MODE_SHIFT);
 185 }
 186 #endif
 187
 188 u32 get_bootmode(void)
 189 {
 190         /* read bootmode from TAMP backup register */
 191         return (readl(TAMP_BOOT_CONTEXT) & TAMP_BOOT_MODE_MASK) >>
 192                     TAMP_BOOT_MODE_SHIFT;
 193 }
 194
 195 /*
 196  * initialize the MMU and activate cache in SPL or in U-Boot pre-reloc stage
 197  * MMU/TLB is updated in enable_caches() for U-Boot after relocation
 198  * or is deactivated in U-Boot entry function start.S::cpu_init_cp15
 199  */
 200 static void early_enable_caches(void)
 201 {
 202         /* I-cache is already enabled in start.S: cpu_init_cp15 */
 203
 204         if (CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
 205                 return;
 206
 207         gd->arch.tlb_size = PGTABLE_SIZE;
 208         gd->arch.tlb_addr = (unsigned long)&early_tlb;
 209
 210         dcache_enable();
 211
 212         if (IS_ENABLED(CONFIG_SPL_BUILD))
 213                 mmu_set_region_dcache_behaviour(STM32_SYSRAM_BASE,
 214                                                 STM32_SYSRAM_SIZE,
 215                                                 DCACHE_DEFAULT_OPTION);
 216         else
 217                 mmu_set_region_dcache_behaviour(STM32_DDR_BASE, STM32_DDR_SIZE,
 218                                                 DCACHE_DEFAULT_OPTION);
 219 }
 220
 221 /*
 222  * Early system init
 223  */
 224 int arch_cpu_init(void)
 225 {
 226         u32 boot_mode;
 227
 228         early_enable_caches();
 229
 230         /* early armv7 timer init: needed for polling */
 231         timer_init();
 232
 233 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
 234         dbgmcu_init();
 235 #ifndef CONFIG_TFABOOT
 236         security_init();
 237         update_bootmode();
 238 #endif
 239         /* Reset Coprocessor state unless it wakes up from Standby power mode */
 240         if (!(readl(PWR_MCUCR) & PWR_MCUCR_SBF)) {
 241                 writel(TAMP_COPRO_STATE_OFF, TAMP_COPRO_STATE);
 242                 writel(0, TAMP_COPRO_RSC_TBL_ADDRESS);
 243         }
 244 #endif
 245
 246         boot_mode = get_bootmode();
 247
 248         if ((boot_mode & TAMP_BOOT_DEVICE_MASK) == BOOT_SERIAL_UART)
 249                 gd->flags |= GD_FLG_SILENT | GD_FLG_DISABLE_CONSOLE;
 250 #if defined(CONFIG_DEBUG_UART) && \
 251         !defined(CONFIG_TFABOOT) && \
 252         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 253         else
 254                 debug_uart_init();
 255 #endif
 256
 257         return 0;
 258 }
 259
 260 void enable_caches(void)
 261 {
 262         /* I-cache is already enabled in start.S: icache_enable() not needed */
 263
 264         /* deactivate the data cache, early enabled in arch_cpu_init() */
 265         dcache_disable();
 266         /*
 267          * update MMU after relocation and enable the data cache
 268          * warning: the TLB location udpated in board_f.c::reserve_mmu
 269          */
 270         dcache_enable();
 271 }
 272
 273 static u32 read_idc(void)
 274 {
 275         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 276
 277         return readl(DBGMCU_IDC);
 278 }
 279
 280 u32 get_cpu_dev(void)
 281 {
 282         return (read_idc() & DBGMCU_IDC_DEV_ID_MASK) >> DBGMCU_IDC_DEV_ID_SHIFT;
 283 }
 284
 285 u32 get_cpu_rev(void)
 286 {
 287         return (read_idc() & DBGMCU_IDC_REV_ID_MASK) >> DBGMCU_IDC_REV_ID_SHIFT;
 288 }
 289
 290 static u32 get_otp(int index, int shift, int mask)
 291 {
 292         int ret;
 293         struct udevice *dev;
 294         u32 otp = 0;
 295
 296         ret = uclass_get_device_by_driver(UCLASS_MISC,
 297                                           DM_GET_DRIVER(stm32mp_bsec),
 298                                           &dev);
 299
 300         if (!ret)
 301                 ret = misc_read(dev, STM32_BSEC_SHADOW(index),
 302                                 &otp, sizeof(otp));
 303
 304         return (otp >> shift) & mask;
 305 }
 306
 307 /* Get Device Part Number (RPN) from OTP */
 308 static u32 get_cpu_rpn(void)
 309 {
 310         return get_otp(BSEC_OTP_RPN, RPN_SHIFT, RPN_MASK);
 311 }
 312
 313 u32 get_cpu_type(void)
 314 {
 315         return (get_cpu_dev() << 16) | get_cpu_rpn();
 316 }
 317
 318 /* Get Package options from OTP */
 319 u32 get_cpu_package(void)
 320 {
 321         return get_otp(BSEC_OTP_PKG, PKG_SHIFT, PKG_MASK);
 322 }
 323
 324 void get_soc_name(char name[SOC_NAME_SIZE])
 325 {
 326         char *cpu_s, *cpu_r, *pkg;
 327
 328         /* MPUs Part Numbers */
 329         switch (get_cpu_type()) {
 330         case CPU_STM32MP157Fxx:
 331                 cpu_s = "157F";
 332                 break;
 333         case CPU_STM32MP157Dxx:
 334                 cpu_s = "157D";
 335                 break;
 336         case CPU_STM32MP157Cxx:
 337                 cpu_s = "157C";
 338                 break;
 339         case CPU_STM32MP157Axx:
 340                 cpu_s = "157A";
 341                 break;
 342         case CPU_STM32MP153Fxx:
 343                 cpu_s = "153F";
 344                 break;
 345         case CPU_STM32MP153Dxx:
 346                 cpu_s = "153D";
 347                 break;
 348         case CPU_STM32MP153Cxx:
 349                 cpu_s = "153C";
 350                 break;
 351         case CPU_STM32MP153Axx:
 352                 cpu_s = "153A";
 353                 break;
 354         case CPU_STM32MP151Fxx:
 355                 cpu_s = "151F";
 356                 break;
 357         case CPU_STM32MP151Dxx:
 358                 cpu_s = "151D";
 359                 break;
 360         case CPU_STM32MP151Cxx:
 361                 cpu_s = "151C";
 362                 break;
 363         case CPU_STM32MP151Axx:
 364                 cpu_s = "151A";
 365                 break;
 366         default:
 367                 cpu_s = "????";
 368                 break;
 369         }
 370
 371         /* Package */
 372         switch (get_cpu_package()) {
 373         case PKG_AA_LBGA448:
 374                 pkg = "AA";
 375                 break;
 376         case PKG_AB_LBGA354:
 377                 pkg = "AB";
 378                 break;
 379         case PKG_AC_TFBGA361:
 380                 pkg = "AC";
 381                 break;
 382         case PKG_AD_TFBGA257:
 383                 pkg = "AD";
 384                 break;
 385         default:
 386                 pkg = "??";
 387                 break;
 388         }
 389
 390         /* REVISION */
 391         switch (get_cpu_rev()) {
 392         case CPU_REVA:
 393                 cpu_r = "A";
 394                 break;
 395         case CPU_REVB:
 396                 cpu_r = "B";
 397                 break;
 398         case CPU_REVZ:
 399                 cpu_r = "Z";
 400                 break;
 401         default:
 402                 cpu_r = "?";
 403                 break;
 404         }
 405
 406         snprintf(name, SOC_NAME_SIZE, "STM32MP%s%s Rev.%s", cpu_s, pkg, cpu_r);
 407 }
 408
 409 #if defined(CONFIG_DISPLAY_CPUINFO)
 410 int print_cpuinfo(void)
 411 {
 412         char name[SOC_NAME_SIZE];
 413
 414         get_soc_name(name);
 415         printf("CPU: %s\n", name);
 416
 417         return 0;
 418 }
 419 #endif /* CONFIG_DISPLAY_CPUINFO */
 420
 421 static void setup_boot_mode(void)
 422 {
 423         const u32 serial_addr[] = {
 424                 STM32_USART1_BASE,
 425                 STM32_USART2_BASE,
 426                 STM32_USART3_BASE,
 427                 STM32_UART4_BASE,
 428                 STM32_UART5_BASE,
 429                 STM32_USART6_BASE,
 430                 STM32_UART7_BASE,
 431                 STM32_UART8_BASE
 432         };
 433         char cmd[60];
 434         u32 boot_ctx = readl(TAMP_BOOT_CONTEXT);
 435         u32 boot_mode =
 436                 (boot_ctx & TAMP_BOOT_MODE_MASK) >> TAMP_BOOT_MODE_SHIFT;
 437         unsigned int instance = (boot_mode & TAMP_BOOT_INSTANCE_MASK) - 1;
 438         u32 forced_mode = (boot_ctx & TAMP_BOOT_FORCED_MASK);
 439         struct udevice *dev;
 440         int alias;
 441
 442         pr_debug("%s: boot_ctx=0x%x => boot_mode=%x, instance=%d forced=%x\n",
 443                  __func__, boot_ctx, boot_mode, instance, forced_mode);
 444         switch (boot_mode & TAMP_BOOT_DEVICE_MASK) {
 445         case BOOT_SERIAL_UART:
 446                 if (instance > ARRAY_SIZE(serial_addr))
 447                         break;
 448                 /* serial : search associated alias in devicetree */
 449                 sprintf(cmd, "serial@%x", serial_addr[instance]);
 450                 if (uclass_get_device_by_name(UCLASS_SERIAL, cmd, &dev))
 451                         break;
 452                 if (fdtdec_get_alias_seq(gd->fdt_blob, "serial",
 453                                          dev_of_offset(dev), &alias))
 454                         break;
 455                 sprintf(cmd, "%d", alias);
 456                 env_set("boot_device", "serial");
 457                 env_set("boot_instance", cmd);
 458
 459                 /* restore console on uart when not used */
 460                 if (gd->cur_serial_dev != dev) {
 461                         gd->flags &= ~(GD_FLG_SILENT |
 462                                        GD_FLG_DISABLE_CONSOLE);
 463                         printf("serial boot with console enabled!\n");
 464                 }
 465                 break;
 466         case BOOT_SERIAL_USB:
 467                 env_set("boot_device", "usb");
 468                 env_set("boot_instance", "0");
 469                 break;
 470         case BOOT_FLASH_SD:
 471         case BOOT_FLASH_EMMC:
 472                 sprintf(cmd, "%d", instance);
 473                 env_set("boot_device", "mmc");
 474                 env_set("boot_instance", cmd);
 475                 break;
 476         case BOOT_FLASH_NAND:
 477                 env_set("boot_device", "nand");
 478                 env_set("boot_instance", "0");
 479                 break;
 480         case BOOT_FLASH_SPINAND:
 481                 env_set("boot_device", "spi-nand");
 482                 env_set("boot_instance", "0");
 483                 break;
 484         case BOOT_FLASH_NOR:
 485                 env_set("boot_device", "nor");
 486                 env_set("boot_instance", "0");
 487                 break;
 488         default:
 489                 pr_debug("unexpected boot mode = %x\n", boot_mode);
 490                 break;
 491         }
 492
 493         switch (forced_mode) {
 494         case BOOT_FASTBOOT:
 495                 printf("Enter fastboot!\n");
 496                 env_set("preboot", "env set preboot; fastboot 0");
 497                 break;
 498         case BOOT_STM32PROG:
 499                 env_set("boot_device", "usb");
 500                 env_set("boot_instance", "0");
 501                 break;
 502         case BOOT_UMS_MMC0:
 503         case BOOT_UMS_MMC1:
 504         case BOOT_UMS_MMC2:
 505                 printf("Enter UMS!\n");
 506                 instance = forced_mode - BOOT_UMS_MMC0;
 507                 sprintf(cmd, "env set preboot; ums 0 mmc %d", instance);
 508                 env_set("preboot", cmd);
 509                 break;
 510         case BOOT_RECOVERY:
 511                 env_set("preboot", "env set preboot; run altbootcmd");
 512                 break;
 513         case BOOT_NORMAL:
 514                 break;
 515         default:
 516                 pr_debug("unexpected forced boot mode = %x\n", forced_mode);
 517                 break;
 518         }
 519
 520         /* clear TAMP for next reboot */
 521         clrsetbits_le32(TAMP_BOOT_CONTEXT, TAMP_BOOT_FORCED_MASK, BOOT_NORMAL);
 522 }
 523
 524 /*
 525  * If there is no MAC address in the environment, then it will be initialized
 526  * (silently) from the value in the OTP.
 527  */
 528 __weak int setup_mac_address(void)
 529 {
 530 #if defined(CONFIG_NET)
 531         int ret;
 532         int i;
 533         u32 otp[2];
 534         uchar enetaddr[6];
 535         struct udevice *dev;
 536
 537         /* MAC already in environment */
 538         if (eth_env_get_enetaddr("ethaddr", enetaddr))
 539                 return 0;
 540
 541         ret = uclass_get_device_by_driver(UCLASS_MISC,
 542                                           DM_GET_DRIVER(stm32mp_bsec),
 543                                           &dev);
 544         if (ret)
 545                 return ret;
 546
 547         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_MAC),
 548                         otp, sizeof(otp));
 549         if (ret < 0)
 550                 return ret;
 551
 552         for (i = 0; i < 6; i++)
 553                 enetaddr[i] = ((uint8_t *)&otp)[i];
 554
 555         if (!is_valid_ethaddr(enetaddr)) {
 556                 pr_err("invalid MAC address in OTP %pM\n", enetaddr);
 557                 return -EINVAL;
 558         }
 559         pr_debug("OTP MAC address = %pM\n", enetaddr);
 560         ret = !eth_env_set_enetaddr("ethaddr", enetaddr);
 561         if (!ret)
 562                 pr_err("Failed to set mac address %pM from OTP: %d\n",
 563                        enetaddr, ret);
 564 #endif
 565
 566         return 0;
 567 }
 568
 569 static int setup_serial_number(void)
 570 {
 571         char serial_string[25];
 572         u32 otp[3] = {0, 0, 0 };
 573         struct udevice *dev;
 574         int ret;
 575
 576         if (env_get("serial#"))
 577                 return 0;
 578
 579         ret = uclass_get_device_by_driver(UCLASS_MISC,
 580                                           DM_GET_DRIVER(stm32mp_bsec),
 581                                           &dev);
 582         if (ret)
 583                 return ret;
 584
 585         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_SERIAL),
 586                         otp, sizeof(otp));
 587         if (ret < 0)
 588                 return ret;
 589
 590         sprintf(serial_string, "%08X%08X%08X", otp[0], otp[1], otp[2]);
 591         env_set("serial#", serial_string);
 592
 593         return 0;
 594 }
 595
 596 int arch_misc_init(void)
 597 {
 598         setup_boot_mode();
 599         setup_mac_address();
 600         setup_serial_number();
 601
 602         return 0;
 603 }