arch/arm/mach-socfpga/include/mach/reset_manager_s10.h

   1 /* SPDX-License-Identifier: GPL-2.0
   2  *
   3  * Copyright (C) 2016-2018 Intel Corporation <www.intel.com>
   4  *
   5  */
   6
   7 #ifndef _RESET_MANAGER_S10_
   8 #define _RESET_MANAGER_S10_
   9
  10 void reset_cpu(ulong addr);
  11 void reset_deassert_peripherals_handoff(void);
  12 int cpu_has_been_warmreset(void);
  13
  14 void socfpga_bridges_reset(int enable);
  15
  16 void socfpga_per_reset(u32 reset, int set);
  17 void socfpga_per_reset_all(void);
  18
  19 struct socfpga_reset_manager {
  20         u32     status;
  21         u32     mpu_rst_stat;
  22         u32     misc_stat;
  23         u32     padding1;
  24         u32     hdsk_en;
  25         u32     hdsk_req;
  26         u32     hdsk_ack;
  27         u32     hdsk_stall;
  28         u32     mpumodrst;
  29         u32     per0modrst;
  30         u32     per1modrst;
  31         u32     brgmodrst;
  32         u32     padding2;
  33         u32     cold_mod_reset;
  34         u32     padding3;
  35         u32     dbg_mod_reset;
  36         u32     tap_mod_reset;
  37         u32     padding4;
  38         u32     padding5;
  39         u32     brg_warm_mask;
  40         u32     padding6[3];
  41         u32     tst_stat;
  42         u32     padding7;
  43         u32     hdsk_timeout;
  44         u32     mpul2flushtimeout;
  45         u32     dbghdsktimeout;
  46 };
  47
  48 #define RSTMGR_MPUMODRST_CORE0          0
  49 #define RSTMGR_PER0MODRST_OCP_MASK      0x0020bf00
  50 #define RSTMGR_BRGMODRST_DDRSCH_MASK    0X00000040
  51 #define RSTMGR_BRGMODRST_FPGA2SOC_MASK  0x00000004
  52
  53 /* Watchdogs and MPU warm reset mask */
  54 #define RSTMGR_L4WD_MPU_WARMRESET_MASK  0x000F0F00
  55
  56 /*
  57  * Define a reset identifier, from which a permodrst bank ID
  58  * and reset ID can be extracted using the subsequent macros
  59  * RSTMGR_RESET() and RSTMGR_BANK().
  60  */
  61 #define RSTMGR_BANK_OFFSET      8
  62 #define RSTMGR_BANK_MASK        0x7
  63 #define RSTMGR_RESET_OFFSET     0
  64 #define RSTMGR_RESET_MASK       0x1f
  65 #define RSTMGR_DEFINE(_bank, _offset)           \
  66         ((_bank) << RSTMGR_BANK_OFFSET) | ((_offset) << RSTMGR_RESET_OFFSET)
  67
  68 /* Extract reset ID from the reset identifier. */
  69 #define RSTMGR_RESET(_reset)                    \
  70         (((_reset) >> RSTMGR_RESET_OFFSET) & RSTMGR_RESET_MASK)
  71
  72 /* Extract bank ID from the reset identifier. */
  73 #define RSTMGR_BANK(_reset)                     \
  74         (((_reset) >> RSTMGR_BANK_OFFSET) & RSTMGR_BANK_MASK)
  75
  76 /*
  77  * SocFPGA Stratix10 reset IDs, bank mapping is as follows:
  78  * 0 ... mpumodrst
  79  * 1 ... per0modrst
  80  * 2 ... per1modrst
  81  * 3 ... brgmodrst
  82  */
  83 #define RSTMGR_EMAC0            RSTMGR_DEFINE(1, 0)
  84 #define RSTMGR_EMAC1            RSTMGR_DEFINE(1, 1)
  85 #define RSTMGR_EMAC2            RSTMGR_DEFINE(1, 2)
  86 #define RSTMGR_USB0             RSTMGR_DEFINE(1, 3)
  87 #define RSTMGR_USB1             RSTMGR_DEFINE(1, 4)
  88 #define RSTMGR_NAND             RSTMGR_DEFINE(1, 5)
  89 #define RSTMGR_SDMMC            RSTMGR_DEFINE(1, 7)
  90 #define RSTMGR_EMAC0_OCP        RSTMGR_DEFINE(1, 8)
  91 #define RSTMGR_EMAC1_OCP        RSTMGR_DEFINE(1, 9)
  92 #define RSTMGR_EMAC2_OCP        RSTMGR_DEFINE(1, 10)
  93 #define RSTMGR_USB0_OCP         RSTMGR_DEFINE(1, 11)
  94 #define RSTMGR_USB1_OCP         RSTMGR_DEFINE(1, 12)
  95 #define RSTMGR_NAND_OCP         RSTMGR_DEFINE(1, 13)
  96 #define RSTMGR_SDMMC_OCP        RSTMGR_DEFINE(1, 15)
  97 #define RSTMGR_DMA              RSTMGR_DEFINE(1, 16)
  98 #define RSTMGR_SPIM0            RSTMGR_DEFINE(1, 17)
  99 #define RSTMGR_SPIM1            RSTMGR_DEFINE(1, 18)
 100 #define RSTMGR_L4WD0            RSTMGR_DEFINE(2, 0)
 101 #define RSTMGR_L4WD1            RSTMGR_DEFINE(2, 1)
 102 #define RSTMGR_L4WD2            RSTMGR_DEFINE(2, 2)
 103 #define RSTMGR_L4WD3            RSTMGR_DEFINE(2, 3)
 104 #define RSTMGR_OSC1TIMER0       RSTMGR_DEFINE(2, 4)
 105 #define RSTMGR_I2C0             RSTMGR_DEFINE(2, 8)
 106 #define RSTMGR_I2C1             RSTMGR_DEFINE(2, 9)
 107 #define RSTMGR_I2C2             RSTMGR_DEFINE(2, 10)
 108 #define RSTMGR_I2C3             RSTMGR_DEFINE(2, 11)
 109 #define RSTMGR_I2C4             RSTMGR_DEFINE(2, 12)
 110 #define RSTMGR_UART0            RSTMGR_DEFINE(2, 16)
 111 #define RSTMGR_UART1            RSTMGR_DEFINE(2, 17)
 112 #define RSTMGR_GPIO0            RSTMGR_DEFINE(2, 24)
 113 #define RSTMGR_GPIO1            RSTMGR_DEFINE(2, 25)
 114 #define RSTMGR_SDR              RSTMGR_DEFINE(3, 6)
 115
 116 /* Create a human-readable reference to SoCFPGA reset. */
 117 #define SOCFPGA_RESET(_name)    RSTMGR_##_name
 118
 119 #endif /* _RESET_MANAGER_S10_ */