arch/arm/mach-socfpga/include/mach/reset_manager_s10.h

   1 /* SPDX-License-Identifier: GPL-2.0
   2  *
   3  * Copyright (C) 2016-2018 Intel Corporation <www.intel.com>
   4  *
   5  */
   6
   7 #ifndef _RESET_MANAGER_S10_
   8 #define _RESET_MANAGER_S10_
   9
  10 void reset_cpu(ulong addr);
  11 int cpu_has_been_warmreset(void);
  12
  13 void socfpga_bridges_reset(int enable);
  14
  15 void socfpga_per_reset(u32 reset, int set);
  16 void socfpga_per_reset_all(void);
  17
  18 #define RSTMGR_S10_STATUS       0x00
  19 #define RSTMGR_S10_MPUMODRST    0x20
  20 #define RSTMGR_S10_PER0MODRST   0x24
  21 #define RSTMGR_S10_PER1MODRST   0x28
  22 #define RSTMGR_S10_BRGMODRST    0x2c
  23
  24 #define RSTMGR_MPUMODRST_CORE0          0
  25 #define RSTMGR_PER0MODRST_OCP_MASK      0x0020bf00
  26 #define RSTMGR_BRGMODRST_DDRSCH_MASK    0X00000040
  27 #define RSTMGR_BRGMODRST_FPGA2SOC_MASK  0x00000004
  28
  29 /* Watchdogs and MPU warm reset mask */
  30 #define RSTMGR_L4WD_MPU_WARMRESET_MASK  0x000F0F00
  31
  32 /*
  33  * Define a reset identifier, from which a permodrst bank ID
  34  * and reset ID can be extracted using the subsequent macros
  35  * RSTMGR_RESET() and RSTMGR_BANK().
  36  */
  37 #define RSTMGR_BANK_OFFSET      8
  38 #define RSTMGR_BANK_MASK        0x7
  39 #define RSTMGR_RESET_OFFSET     0
  40 #define RSTMGR_RESET_MASK       0x1f
  41 #define RSTMGR_DEFINE(_bank, _offset)           \
  42         ((_bank) << RSTMGR_BANK_OFFSET) | ((_offset) << RSTMGR_RESET_OFFSET)
  43
  44 /* Extract reset ID from the reset identifier. */
  45 #define RSTMGR_RESET(_reset)                    \
  46         (((_reset) >> RSTMGR_RESET_OFFSET) & RSTMGR_RESET_MASK)
  47
  48 /* Extract bank ID from the reset identifier. */
  49 #define RSTMGR_BANK(_reset)                     \
  50         (((_reset) >> RSTMGR_BANK_OFFSET) & RSTMGR_BANK_MASK)
  51
  52 /*
  53  * SocFPGA Stratix10 reset IDs, bank mapping is as follows:
  54  * 0 ... mpumodrst
  55  * 1 ... per0modrst
  56  * 2 ... per1modrst
  57  * 3 ... brgmodrst
  58  */
  59 #define RSTMGR_EMAC0            RSTMGR_DEFINE(1, 0)
  60 #define RSTMGR_EMAC1            RSTMGR_DEFINE(1, 1)
  61 #define RSTMGR_EMAC2            RSTMGR_DEFINE(1, 2)
  62 #define RSTMGR_USB0             RSTMGR_DEFINE(1, 3)
  63 #define RSTMGR_USB1             RSTMGR_DEFINE(1, 4)
  64 #define RSTMGR_NAND             RSTMGR_DEFINE(1, 5)
  65 #define RSTMGR_SDMMC            RSTMGR_DEFINE(1, 7)
  66 #define RSTMGR_EMAC0_OCP        RSTMGR_DEFINE(1, 8)
  67 #define RSTMGR_EMAC1_OCP        RSTMGR_DEFINE(1, 9)
  68 #define RSTMGR_EMAC2_OCP        RSTMGR_DEFINE(1, 10)
  69 #define RSTMGR_USB0_OCP         RSTMGR_DEFINE(1, 11)
  70 #define RSTMGR_USB1_OCP         RSTMGR_DEFINE(1, 12)
  71 #define RSTMGR_NAND_OCP         RSTMGR_DEFINE(1, 13)
  72 #define RSTMGR_SDMMC_OCP        RSTMGR_DEFINE(1, 15)
  73 #define RSTMGR_DMA              RSTMGR_DEFINE(1, 16)
  74 #define RSTMGR_SPIM0            RSTMGR_DEFINE(1, 17)
  75 #define RSTMGR_SPIM1            RSTMGR_DEFINE(1, 18)
  76 #define RSTMGR_L4WD0            RSTMGR_DEFINE(2, 0)
  77 #define RSTMGR_L4WD1            RSTMGR_DEFINE(2, 1)
  78 #define RSTMGR_L4WD2            RSTMGR_DEFINE(2, 2)
  79 #define RSTMGR_L4WD3            RSTMGR_DEFINE(2, 3)
  80 #define RSTMGR_OSC1TIMER0       RSTMGR_DEFINE(2, 4)
  81 #define RSTMGR_I2C0             RSTMGR_DEFINE(2, 8)
  82 #define RSTMGR_I2C1             RSTMGR_DEFINE(2, 9)
  83 #define RSTMGR_I2C2             RSTMGR_DEFINE(2, 10)
  84 #define RSTMGR_I2C3             RSTMGR_DEFINE(2, 11)
  85 #define RSTMGR_I2C4             RSTMGR_DEFINE(2, 12)
  86 #define RSTMGR_UART0            RSTMGR_DEFINE(2, 16)
  87 #define RSTMGR_UART1            RSTMGR_DEFINE(2, 17)
  88 #define RSTMGR_GPIO0            RSTMGR_DEFINE(2, 24)
  89 #define RSTMGR_GPIO1            RSTMGR_DEFINE(2, 25)
  90 #define RSTMGR_SDR              RSTMGR_DEFINE(3, 6)
  91
  92 /* Create a human-readable reference to SoCFPGA reset. */
  93 #define SOCFPGA_RESET(_name)    RSTMGR_##_name
  94
  95 #endif /* _RESET_MANAGER_S10_ */