arch/arm/include/asm/arch-zynqmp/hardware.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2014 - 2015 Xilinx, Inc.
   4  * Michal Simek <michal.simek@xilinx.com>
   5  */
   6
   7 #ifndef _ASM_ARCH_HARDWARE_H
   8 #define _ASM_ARCH_HARDWARE_H
   9
  10 #define ZYNQ_GEM_BASEADDR0      0xFF0B0000
  11 #define ZYNQ_GEM_BASEADDR1      0xFF0C0000
  12 #define ZYNQ_GEM_BASEADDR2      0xFF0D0000
  13 #define ZYNQ_GEM_BASEADDR3      0xFF0E0000
  14
  15 #define ZYNQ_I2C_BASEADDR0      0xFF020000
  16 #define ZYNQ_I2C_BASEADDR1      0xFF030000
  17
  18 #define ARASAN_NAND_BASEADDR    0xFF100000
  19
  20 #define ZYNQMP_USB0_XHCI_BASEADDR       0xFE200000
  21 #define ZYNQMP_USB1_XHCI_BASEADDR       0xFE300000
  22
  23 #define ZYNQMP_TCM_BASE_ADDR    0xFFE00000
  24 #define ZYNQMP_TCM_SIZE         0x40000
  25
  26 #define ZYNQMP_CRL_APB_BASEADDR 0xFF5E0000
  27 #define ZYNQMP_CRL_APB_TIMESTAMP_REF_CTRL_CLKACT        0x1000000
  28 #define ZYNQMP_CRL_APB_BOOT_PIN_CTRL_OUT_EN_SHIFT       0
  29 #define ZYNQMP_CRL_APB_BOOT_PIN_CTRL_OUT_VAL_SHIFT      8
  30
  31 #define PS_MODE0        BIT(0)
  32 #define PS_MODE1        BIT(1)
  33 #define PS_MODE2        BIT(2)
  34 #define PS_MODE3        BIT(3)
  35
  36 struct crlapb_regs {
  37         u32 reserved0[36];
  38         u32 cpu_r5_ctrl; /* 0x90 */
  39         u32 reserved1[37];
  40         u32 timestamp_ref_ctrl; /* 0x128 */
  41         u32 reserved2[53];
  42         u32 boot_mode; /* 0x200 */
  43         u32 reserved3[14];
  44         u32 rst_lpd_top; /* 0x23C */
  45         u32 reserved4[4];
  46         u32 boot_pin_ctrl; /* 0x250 */
  47         u32 reserved5[21];
  48 };
  49
  50 #define crlapb_base ((struct crlapb_regs *)ZYNQMP_CRL_APB_BASEADDR)
  51
  52 #define ZYNQMP_IOU_SCNTR_SECURE 0xFF260000
  53 #define ZYNQMP_IOU_SCNTR_COUNTER_CONTROL_REGISTER_EN    0x1
  54 #define ZYNQMP_IOU_SCNTR_COUNTER_CONTROL_REGISTER_HDBG  0x2
  55
  56 struct iou_scntr_secure {
  57         u32 counter_control_register;
  58         u32 reserved0[7];
  59         u32 base_frequency_id_register;
  60 };
  61
  62 #define iou_scntr_secure ((struct iou_scntr_secure *)ZYNQMP_IOU_SCNTR_SECURE)
  63
  64 /* Bootmode setting values */
  65 #define BOOT_MODES_MASK 0x0000000F
  66 #define QSPI_MODE_24BIT 0x00000001
  67 #define QSPI_MODE_32BIT 0x00000002
  68 #define SD_MODE         0x00000003 /* sd 0 */
  69 #define SD_MODE1        0x00000005 /* sd 1 */
  70 #define NAND_MODE       0x00000004
  71 #define EMMC_MODE       0x00000006
  72 #define USB_MODE        0x00000007
  73 #define SD1_LSHFT_MODE  0x0000000E /* SD1 Level shifter */
  74 #define JTAG_MODE       0x00000000
  75 #define BOOT_MODE_USE_ALT       0x100
  76 #define BOOT_MODE_ALT_SHIFT     12
  77 /* SW secondary boot modes 0xa - 0xd */
  78 #define SW_USBHOST_MODE 0x0000000A
  79 #define SW_SATA_MODE    0x0000000B
  80
  81 #define ZYNQMP_IOU_SLCR_BASEADDR        0xFF180000
  82
  83 struct iou_slcr_regs {
  84         u32 mio_pin[78];
  85         u32 reserved[442];
  86 };
  87
  88 #define slcr_base ((struct iou_slcr_regs *)ZYNQMP_IOU_SLCR_BASEADDR)
  89
  90 #define ZYNQMP_RPU_BASEADDR     0xFF9A0000
  91
  92 struct rpu_regs {
  93         u32 rpu_glbl_ctrl;
  94         u32 reserved0[63];
  95         u32 rpu0_cfg; /* 0x100 */
  96         u32 reserved1[63];
  97         u32 rpu1_cfg; /* 0x200 */
  98 };
  99
 100 #define rpu_base ((struct rpu_regs *)ZYNQMP_RPU_BASEADDR)
 101
 102 #define ZYNQMP_CRF_APB_BASEADDR 0xFD1A0000
 103
 104 struct crfapb_regs {
 105         u32 reserved0[65];
 106         u32 rst_fpd_apu; /* 0x104 */
 107         u32 reserved1;
 108 };
 109
 110 #define crfapb_base ((struct crfapb_regs *)ZYNQMP_CRF_APB_BASEADDR)
 111
 112 #define ZYNQMP_APU_BASEADDR     0xFD5C0000
 113
 114 struct apu_regs {
 115         u32 reserved0[16];
 116         u32 rvbar_addr0_l; /* 0x40 */
 117         u32 rvbar_addr0_h; /* 0x44 */
 118         u32 reserved1[20];
 119 };
 120
 121 #define apu_base ((struct apu_regs *)ZYNQMP_APU_BASEADDR)
 122
 123 /* Board version value */
 124 #define ZYNQMP_CSU_BASEADDR             0xFFCA0000
 125 #define ZYNQMP_CSU_VERSION_SILICON      0x0
 126 #define ZYNQMP_CSU_VERSION_EP108        0x1
 127 #define ZYNQMP_CSU_VERSION_VELOCE       0x2
 128 #define ZYNQMP_CSU_VERSION_QEMU         0x3
 129
 130 #define ZYNQMP_CSU_VERSION_EMPTY_SHIFT          20
 131
 132 #define ZYNQMP_SILICON_VER_MASK         0xF000
 133 #define ZYNQMP_SILICON_VER_SHIFT        12
 134
 135 struct csu_regs {
 136         u32 reserved0[17];
 137         u32 version;
 138 };
 139
 140 #define csu_base ((struct csu_regs *)ZYNQMP_CSU_BASEADDR)
 141
 142 #define ZYNQMP_PMU_BASEADDR     0xFFD80000
 143
 144 struct pmu_regs {
 145         u32 reserved[18];
 146         u32 gen_storage6; /* 0x48 */
 147 };
 148
 149 #define pmu_base ((struct pmu_regs *)ZYNQMP_PMU_BASEADDR)
 150
 151 #define ZYNQMP_CSU_IDCODE_ADDR  0xFFCA0040
 152 #define ZYNQMP_CSU_VER_ADDR     0xFFCA0044
 153
 154 #endif /* _ASM_ARCH_HARDWARE_H */