2 * Copyright (c) 2011, Google Inc. All rights reserved.
3 * Portions Copyright 2011-2012 NVIDIA Corporation
5 * SPDX-License-Identifier: GPL-2.0+
8 #ifndef _TEGRA20_GPIO_H_
9 #define _TEGRA20_GPIO_H_
12 * The Tegra 2x GPIO controller has 224 GPIOs arranged in 7 banks of 4 ports,
15 #define TEGRA_GPIO_PORTS 4 /* number of ports per bank */
16 #define TEGRA_GPIO_BANKS 7 /* number of banks */
18 #include <asm/arch-tegra/gpio.h>
20 /* GPIO Controller registers for a single bank */
21 struct gpio_ctlr_bank {
22 uint gpio_config[TEGRA_GPIO_PORTS];
23 uint gpio_dir_out[TEGRA_GPIO_PORTS];
24 uint gpio_out[TEGRA_GPIO_PORTS];
25 uint gpio_in[TEGRA_GPIO_PORTS];
26 uint gpio_int_status[TEGRA_GPIO_PORTS];
27 uint gpio_int_enable[TEGRA_GPIO_PORTS];
28 uint gpio_int_level[TEGRA_GPIO_PORTS];
29 uint gpio_int_clear[TEGRA_GPIO_PORTS];
33 struct gpio_ctlr_bank gpio_bank[TEGRA_GPIO_BANKS];
37 GPIO_PA0 = 0, /* pin 0 */
53 GPIO_PC0, /* pin 16 */
61 GPIO_PD0, /* pin 24 */
69 GPIO_PE0, /* pin 32 */
77 GPIO_PF0, /* pin 40 */
85 GPIO_PG0, /* pin 48 */
93 GPIO_PH0, /* pin 56 */
101 GPIO_PI0, /* pin 64 */
109 GPIO_PJ0, /* pin 72 */
117 GPIO_PK0, /* pin 80 */
125 GPIO_PL0, /* pin 88 */
133 GPIO_PM0, /* pin 96 */
141 GPIO_PN0, /* pin 104 */
149 GPIO_PO0, /* pin 112 */
157 GPIO_PP0, /* pin 120 */
165 GPIO_PQ0, /* pin 128 */
173 GPIO_PR0, /* pin 136 */
181 GPIO_PS0, /* pin 144 */
189 GPIO_PT0, /* pin 152 */
197 GPIO_PU0, /* pin 160 */
205 GPIO_PV0, /* pin 168 */
213 GPIO_PW0, /* pin 176 */
221 GPIO_PX0, /* pin 184 */
229 GPIO_PY0, /* pin 192 */
237 GPIO_PZ0, /* pin 200 */
245 GPIO_PAA0, /* pin 208 */
253 GPIO_PBB0, /* pin 216 */
260 GPIO_PBB7, /* pin 223 */
263 #endif /* TEGRA20_GPIO_H_ */