arch/arm/include/asm/arch-tegra/clk_rst.h

   1 /*
   2  *  (C) Copyright 2010,2011
   3  *  NVIDIA Corporation <www.nvidia.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #ifndef _TEGRA_CLK_RST_H_
  25 #define _TEGRA_CLK_RST_H_
  26
  27 /* PLL registers - there are several PLLs in the clock controller */
  28 struct clk_pll {
  29         uint pll_base;          /* the control register */
  30         uint pll_out[2];        /* output control */
  31         uint pll_misc;          /* other misc things */
  32 };
  33
  34 /* PLL registers - there are several PLLs in the clock controller */
  35 struct clk_pll_simple {
  36         uint pll_base;          /* the control register */
  37         uint pll_misc;          /* other misc things */
  38 };
  39
  40 /* RST_DEV_(L,H,U,V,W)_(SET,CLR) and CLK_ENB_(L,H,U,V,W)_(SET,CLR) */
  41 struct clk_set_clr {
  42         uint set;
  43         uint clr;
  44 };
  45
  46 /*
  47  * Most PLLs use the clk_pll structure, but some have a simpler two-member
  48  * structure for which we use clk_pll_simple. The reason for this non-
  49  * othogonal setup is not stated.
  50  */
  51 enum {
  52         TEGRA_CLK_PLLS          = 6,    /* Number of normal PLLs */
  53         TEGRA_CLK_SIMPLE_PLLS   = 3,    /* Number of simple PLLs */
  54         TEGRA_CLK_REGS          = 3,    /* Number of clock enable regs L/H/U */
  55         TEGRA_CLK_SOURCES       = 64,   /* Number of ppl clock sources L/H/U */
  56         TEGRA_CLK_REGS_VW       = 2,    /* Number of clock enable regs V/W */
  57         TEGRA_CLK_SOURCES_VW    = 32,   /* Number of ppl clock sources V/W*/
  58 };
  59
  60 /* Clock/Reset Controller (CLK_RST_CONTROLLER_) regs */
  61 struct clk_rst_ctlr {
  62         uint crc_rst_src;                       /* _RST_SOURCE_0,0x00 */
  63         uint crc_rst_dev[TEGRA_CLK_REGS];       /* _RST_DEVICES_L/H/U_0 */
  64         uint crc_clk_out_enb[TEGRA_CLK_REGS];   /* _CLK_OUT_ENB_L/H/U_0 */
  65         uint crc_reserved0;             /* reserved_0,          0x1C */
  66         uint crc_cclk_brst_pol;         /* _CCLK_BURST_POLICY_0,0x20 */
  67         uint crc_super_cclk_div;        /* _SUPER_CCLK_DIVIDER_0,0x24 */
  68         uint crc_sclk_brst_pol;         /* _SCLK_BURST_POLICY_0, 0x28 */
  69         uint crc_super_sclk_div;        /* _SUPER_SCLK_DIVIDER_0,0x2C */
  70         uint crc_clk_sys_rate;          /* _CLK_SYSTEM_RATE_0,  0x30 */
  71         uint crc_prog_dly_clk;          /* _PROG_DLY_CLK_0,     0x34 */
  72         uint crc_aud_sync_clk_rate;     /* _AUDIO_SYNC_CLK_RATE_0,0x38 */
  73         uint crc_reserved1;             /* reserved_1,          0x3C */
  74         uint crc_cop_clk_skip_plcy;     /* _COP_CLK_SKIP_POLICY_0,0x40 */
  75         uint crc_clk_mask_arm;          /* _CLK_MASK_ARM_0,     0x44 */
  76         uint crc_misc_clk_enb;          /* _MISC_CLK_ENB_0,     0x48 */
  77         uint crc_clk_cpu_cmplx;         /* _CLK_CPU_CMPLX_0,    0x4C */
  78         uint crc_osc_ctrl;              /* _OSC_CTRL_0,         0x50 */
  79         uint crc_pll_lfsr;              /* _PLL_LFSR_0,         0x54 */
  80         uint crc_osc_freq_det;          /* _OSC_FREQ_DET_0,     0x58 */
  81         uint crc_osc_freq_det_stat;     /* _OSC_FREQ_DET_STATUS_0,0x5C */
  82         uint crc_reserved2[8];          /* reserved_2[8],       0x60-7C */
  83
  84         struct clk_pll crc_pll[TEGRA_CLK_PLLS]; /* PLLs from 0x80 to 0xdc */
  85
  86         /* PLLs from 0xe0 to 0xf4    */
  87         struct clk_pll_simple crc_pll_simple[TEGRA_CLK_SIMPLE_PLLS];
  88
  89         uint crc_reserved10;            /* _reserved_10,        0xF8 */
  90         uint crc_reserved11;            /* _reserved_11,        0xFC */
  91
  92         uint crc_clk_src[TEGRA_CLK_SOURCES]; /*_I2S1_0...       0x100-1fc */
  93
  94         uint crc_reserved20[64];        /* _reserved_20,        0x200-2fc */
  95
  96         /* _RST_DEV_L/H/U_SET_0 0x300 ~ 0x314 */
  97         struct clk_set_clr crc_rst_dev_ex[TEGRA_CLK_REGS];
  98
  99         uint crc_reserved30[2];         /* _reserved_30,        0x318, 0x31c */
 100
 101         /* _CLK_ENB_L/H/U_CLR_0 0x320 ~ 0x334 */
 102         struct clk_set_clr crc_clk_enb_ex[TEGRA_CLK_REGS];
 103
 104         uint crc_reserved31[2];         /* _reserved_31,        0x338, 0x33c */
 105
 106         uint crc_cpu_cmplx_set;         /* _RST_CPU_CMPLX_SET_0,    0x340 */
 107         uint crc_cpu_cmplx_clr;         /* _RST_CPU_CMPLX_CLR_0,    0x344 */
 108
 109         /* Additional (T30) registers */
 110         uint crc_clk_cpu_cmplx_set;     /* _CLK_CPU_CMPLX_SET_0,    0x348 */
 111         uint crc_clk_cpu_cmplx_clr;     /* _CLK_CPU_CMPLX_SET_0,    0x34c */
 112
 113         uint crc_reserved32[2];         /* _reserved_32,      0x350,0x354 */
 114
 115         uint crc_rst_dev_vw[TEGRA_CLK_REGS_VW]; /* _RST_DEVICES_V/W_0 */
 116         uint crc_clk_out_enb_vw[TEGRA_CLK_REGS_VW]; /* _CLK_OUT_ENB_V/W_0 */
 117         uint crc_cclkg_brst_pol;        /* _CCLKG_BURST_POLICY_0,   0x368 */
 118         uint crc_super_cclkg_div;       /* _SUPER_CCLKG_DIVIDER_0,  0x36C */
 119         uint crc_cclklp_brst_pol;       /* _CCLKLP_BURST_POLICY_0,  0x370 */
 120         uint crc_super_cclkp_div;       /* _SUPER_CCLKLP_DIVIDER_0, 0x374 */
 121         uint crc_clk_cpug_cmplx;        /* _CLK_CPUG_CMPLX_0,       0x378 */
 122         uint crc_clk_cpulp_cmplx;       /* _CLK_CPULP_CMPLX_0,      0x37C */
 123         uint crc_cpu_softrst_ctrl;      /* _CPU_SOFTRST_CTRL_0,     0x380 */
 124         uint crc_reserved33[11];        /* _reserved_33,        0x384-3ac */
 125         uint crc_clk_src_vw[TEGRA_CLK_SOURCES_VW]; /* _G3D2_0..., 0x3b0-0x42c */
 126         /* _RST_DEV_V/W_SET_0 0x430 ~ 0x43c */
 127         struct clk_set_clr crc_rst_dev_ex_vw[TEGRA_CLK_REGS_VW];
 128         /* _CLK_ENB_V/W_CLR_0 0x440 ~ 0x44c */
 129         struct clk_set_clr crc_clk_enb_ex_vw[TEGRA_CLK_REGS_VW];
 130         uint crc_reserved40[12];        /* _reserved_40,        0x450-47C */
 131         uint crc_pll_cfg0;              /* _PLL_CFG0_0,         0x480 */
 132         uint crc_pll_cfg1;              /* _PLL_CFG1_0,         0x484 */
 133         uint crc_pll_cfg2;              /* _PLL_CFG2_0,         0x488 */
 134 };
 135
 136 /* CLK_RST_CONTROLLER_CLK_CPU_CMPLX_0 */
 137 #define CPU3_CLK_STP_SHIFT      11
 138 #define CPU2_CLK_STP_SHIFT      10
 139 #define CPU1_CLK_STP_SHIFT      9
 140 #define CPU0_CLK_STP_SHIFT      8
 141 #define CPU0_CLK_STP_MASK       (1U << CPU0_CLK_STP_SHIFT)
 142
 143 /* CLK_RST_CONTROLLER_PLLx_BASE_0 */
 144 #define PLL_BYPASS_SHIFT        31
 145 #define PLL_BYPASS_MASK         (1U << PLL_BYPASS_SHIFT)
 146
 147 #define PLL_ENABLE_SHIFT        30
 148 #define PLL_ENABLE_MASK         (1U << PLL_ENABLE_SHIFT)
 149
 150 #define PLL_BASE_OVRRIDE_MASK   (1U << 28)
 151
 152 #define PLL_DIVP_SHIFT          20
 153 #define PLL_DIVP_MASK           (7U << PLL_DIVP_SHIFT)
 154
 155 #define PLL_DIVN_SHIFT          8
 156 #define PLL_DIVN_MASK           (0x3ffU << PLL_DIVN_SHIFT)
 157
 158 #define PLL_DIVM_SHIFT          0
 159 #define PLL_DIVM_MASK           (0x1f << PLL_DIVM_SHIFT)
 160
 161 /* CLK_RST_CONTROLLER_PLLx_OUTx_0 */
 162 #define PLL_OUT_RSTN            (1 << 0)
 163 #define PLL_OUT_CLKEN           (1 << 1)
 164 #define PLL_OUT_OVRRIDE         (1 << 2)
 165
 166 #define PLL_OUT_RATIO_SHIFT     8
 167 #define PLL_OUT_RATIO_MASK      (0xffU << PLL_OUT_RATIO_SHIFT)
 168
 169 /* CLK_RST_CONTROLLER_PLLx_MISC_0 */
 170 #define PLL_DCCON_SHIFT         20
 171 #define PLL_DCCON_MASK          (1U << PLL_DCCON_SHIFT)
 172
 173 #define PLL_LOCK_ENABLE_SHIFT   18
 174 #define PLL_LOCK_ENABLE_MASK    (1U << PLL_LOCK_ENABLE_SHIFT)
 175
 176 #define PLL_CPCON_SHIFT         8
 177 #define PLL_CPCON_MASK          (15U << PLL_CPCON_SHIFT)
 178
 179 #define PLL_LFCON_SHIFT         4
 180 #define PLL_LFCON_MASK          (15U << PLL_LFCON_SHIFT)
 181
 182 #define PLLU_VCO_FREQ_SHIFT     20
 183 #define PLLU_VCO_FREQ_MASK      (1U << PLLU_VCO_FREQ_SHIFT)
 184
 185 #define PLLP_OUT1_OVR           (1 << 2)
 186 #define PLLP_OUT2_OVR           (1 << 18)
 187 #define PLLP_OUT3_OVR           (1 << 2)
 188 #define PLLP_OUT4_OVR           (1 << 18)
 189 #define PLLP_OUT1_RATIO         8
 190 #define PLLP_OUT2_RATIO         24
 191 #define PLLP_OUT3_RATIO         8
 192 #define PLLP_OUT4_RATIO         24
 193
 194 enum {
 195         IN_408_OUT_204_DIVISOR = 2,
 196         IN_408_OUT_102_DIVISOR = 6,
 197         IN_408_OUT_48_DIVISOR = 15,
 198         IN_408_OUT_9_6_DIVISOR = 83,
 199 };
 200
 201 /* CLK_RST_CONTROLLER_OSC_CTRL_0 */
 202 #define OSC_XOBP_SHIFT          1
 203 #define OSC_XOBP_MASK           (1U << OSC_XOBP_SHIFT)
 204
 205 /*
 206  * CLK_RST_CONTROLLER_CLK_SOURCE_x_OUT_0 - the mask here is normally 8 bits
 207  * but can be 16. We could use knowledge we have to restrict the mask in
 208  * the 8-bit cases (the divider_bits value returned by
 209  * get_periph_clock_source()) but it does not seem worth it since the code
 210  * already checks the ranges of values it is writing, in clk_get_divider().
 211  */
 212 #define OUT_CLK_DIVISOR_SHIFT   0
 213 #define OUT_CLK_DIVISOR_MASK    (0xffff << OUT_CLK_DIVISOR_SHIFT)
 214
 215 #define OUT_CLK_SOURCE_SHIFT    30
 216 #define OUT_CLK_SOURCE_MASK     (3U << OUT_CLK_SOURCE_SHIFT)
 217
 218 #define OUT_CLK_SOURCE4_SHIFT   28
 219 #define OUT_CLK_SOURCE4_MASK    (15U << OUT_CLK_SOURCE4_SHIFT)
 220
 221 /* CLK_RST_CONTROLLER_SCLK_BURST_POLICY */
 222 #define SCLK_SYS_STATE_SHIFT    28U
 223 #define SCLK_SYS_STATE_MASK     (15U << SCLK_SYS_STATE_SHIFT)
 224 enum {
 225         SCLK_SYS_STATE_STDBY,
 226         SCLK_SYS_STATE_IDLE,
 227         SCLK_SYS_STATE_RUN,
 228         SCLK_SYS_STATE_IRQ = 4U,
 229         SCLK_SYS_STATE_FIQ = 8U,
 230 };
 231 #define SCLK_COP_FIQ_MASK       (1 << 27)
 232 #define SCLK_CPU_FIQ_MASK       (1 << 26)
 233 #define SCLK_COP_IRQ_MASK       (1 << 25)
 234 #define SCLK_CPU_IRQ_MASK       (1 << 24)
 235
 236 #define SCLK_SWAKEUP_FIQ_SOURCE_SHIFT           12
 237 #define SCLK_SWAKEUP_FIQ_SOURCE_MASK            \
 238                 (7 << SCLK_SWAKEUP_FIQ_SOURCE_SHIFT)
 239 #define SCLK_SWAKEUP_IRQ_SOURCE_SHIFT           8
 240 #define SCLK_SWAKEUP_IRQ_SOURCE_MASK            \
 241                 (7 << SCLK_SWAKEUP_FIQ_SOURCE_SHIFT)
 242 #define SCLK_SWAKEUP_RUN_SOURCE_SHIFT           4
 243 #define SCLK_SWAKEUP_RUN_SOURCE_MASK            \
 244                 (7 << SCLK_SWAKEUP_FIQ_SOURCE_SHIFT)
 245 #define SCLK_SWAKEUP_IDLE_SOURCE_SHIFT          0
 246
 247 #define SCLK_SWAKEUP_IDLE_SOURCE_MASK           \
 248                 (7 << SCLK_SWAKEUP_FIQ_SOURCE_SHIFT)
 249 enum {
 250         SCLK_SOURCE_CLKM,
 251         SCLK_SOURCE_PLLC_OUT1,
 252         SCLK_SOURCE_PLLP_OUT4,
 253         SCLK_SOURCE_PLLP_OUT3,
 254         SCLK_SOURCE_PLLP_OUT2,
 255         SCLK_SOURCE_CLKD,
 256         SCLK_SOURCE_CLKS,
 257         SCLK_SOURCE_PLLM_OUT1,
 258 };
 259 #define SCLK_SWAKE_FIQ_SRC_PLLM_OUT1    (7 << 12)
 260 #define SCLK_SWAKE_IRQ_SRC_PLLM_OUT1    (7 << 8)
 261 #define SCLK_SWAKE_RUN_SRC_PLLM_OUT1    (7 << 4)
 262 #define SCLK_SWAKE_IDLE_SRC_PLLM_OUT1   (7 << 0)
 263
 264 /* CLK_RST_CONTROLLER_SUPER_SCLK_DIVIDER */
 265 #define SUPER_SCLK_ENB_SHIFT            31U
 266 #define SUPER_SCLK_ENB_MASK             (1U << 31)
 267 #define SUPER_SCLK_DIVIDEND_SHIFT       8
 268 #define SUPER_SCLK_DIVIDEND_MASK        (0xff << SUPER_SCLK_DIVIDEND_SHIFT)
 269 #define SUPER_SCLK_DIVISOR_SHIFT        0
 270 #define SUPER_SCLK_DIVISOR_MASK         (0xff << SUPER_SCLK_DIVISOR_SHIFT)
 271
 272 /* CLK_RST_CONTROLLER_CLK_SYSTEM_RATE */
 273 #define CLK_SYS_RATE_HCLK_DISABLE_SHIFT 7
 274 #define CLK_SYS_RATE_HCLK_DISABLE_MASK  (1 << CLK_SYS_RATE_HCLK_DISABLE_SHIFT)
 275 #define CLK_SYS_RATE_AHB_RATE_SHIFT     4
 276 #define CLK_SYS_RATE_AHB_RATE_MASK      (3 << CLK_SYS_RATE_AHB_RATE_SHIFT)
 277 #define CLK_SYS_RATE_PCLK_DISABLE_SHIFT 3
 278 #define CLK_SYS_RATE_PCLK_DISABLE_MASK  (1 << CLK_SYS_RATE_PCLK_DISABLE_SHIFT)
 279 #define CLK_SYS_RATE_APB_RATE_SHIFT     0
 280 #define CLK_SYS_RATE_APB_RATE_MASK      (3 << CLK_SYS_RATE_AHB_RATE_SHIFT)
 281
 282 #endif  /* _TEGRA_CLK_RST_H_ */