arch/arm/include/asm/arch-rockchip/sdram_common.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2017 Rockchip Electronics Co., Ltd.
   4  */
   5
   6 #ifndef _ASM_ARCH_SDRAM_COMMON_H
   7 #define _ASM_ARCH_SDRAM_COMMON_H
   8
   9 enum {
  10         DDR4 = 0,
  11         DDR3 = 0x3,
  12         LPDDR2 = 0x5,
  13         LPDDR3 = 0x6,
  14         LPDDR4 = 0x7,
  15         UNUSED = 0xFF
  16 };
  17
  18 struct sdram_cap_info {
  19         unsigned int rank;
  20         /* dram column number, 0 means this channel is invalid */
  21         unsigned int col;
  22         /* dram bank number, 3:8bank, 2:4bank */
  23         unsigned int bk;
  24         /* channel buswidth, 2:32bit, 1:16bit, 0:8bit */
  25         unsigned int bw;
  26         /* die buswidth, 2:32bit, 1:16bit, 0:8bit */
  27         unsigned int dbw;
  28         /*
  29          * row_3_4 = 1: 6Gb or 12Gb die
  30          * row_3_4 = 0: normal die, power of 2
  31          */
  32         unsigned int row_3_4;
  33         unsigned int cs0_row;
  34         unsigned int cs1_row;
  35         unsigned int ddrconfig;
  36 };
  37
  38 struct sdram_base_params {
  39         unsigned int ddr_freq;
  40         unsigned int dramtype;
  41         unsigned int num_channels;
  42         unsigned int stride;
  43         unsigned int odt;
  44 };
  45
  46 /*
  47  * sys_reg bitfield struct
  48  * [31]         row_3_4_ch1
  49  * [30]         row_3_4_ch0
  50  * [29:28]      chinfo
  51  * [27]         rank_ch1
  52  * [26:25]      col_ch1
  53  * [24]         bk_ch1
  54  * [23:22]      cs0_row_ch1
  55  * [21:20]      cs1_row_ch1
  56  * [19:18]      bw_ch1
  57  * [17:16]      dbw_ch1;
  58  * [15:13]      ddrtype
  59  * [12]         channelnum
  60  * [11]         rank_ch0
  61  * [10:9]       col_ch0
  62  * [8]          bk_ch0
  63  * [7:6]        cs0_row_ch0
  64  * [5:4]        cs1_row_ch0
  65  * [3:2]        bw_ch0
  66  * [1:0]        dbw_ch0
  67 */
  68 #define SYS_REG_DDRTYPE_SHIFT           13
  69 #define SYS_REG_DDRTYPE_MASK            7
  70 #define SYS_REG_NUM_CH_SHIFT            12
  71 #define SYS_REG_NUM_CH_MASK             1
  72 #define SYS_REG_ROW_3_4_SHIFT(ch)       (30 + (ch))
  73 #define SYS_REG_ROW_3_4_MASK            1
  74 #define SYS_REG_CHINFO_SHIFT(ch)        (28 + (ch))
  75 #define SYS_REG_RANK_SHIFT(ch)          (11 + (ch) * 16)
  76 #define SYS_REG_RANK_MASK               1
  77 #define SYS_REG_COL_SHIFT(ch)           (9 + (ch) * 16)
  78 #define SYS_REG_COL_MASK                3
  79 #define SYS_REG_BK_SHIFT(ch)            (8 + (ch) * 16)
  80 #define SYS_REG_BK_MASK                 1
  81 #define SYS_REG_CS0_ROW_SHIFT(ch)       (6 + (ch) * 16)
  82 #define SYS_REG_CS0_ROW_MASK            3
  83 #define SYS_REG_CS1_ROW_SHIFT(ch)       (4 + (ch) * 16)
  84 #define SYS_REG_CS1_ROW_MASK            3
  85 #define SYS_REG_BW_SHIFT(ch)            (2 + (ch) * 16)
  86 #define SYS_REG_BW_MASK                 3
  87 #define SYS_REG_DBW_SHIFT(ch)           ((ch) * 16)
  88 #define SYS_REG_DBW_MASK                3
  89
  90 /* Get sdram size decode from reg */
  91 size_t rockchip_sdram_size(phys_addr_t reg);
  92
  93 /* Called by U-Boot board_init_r for Rockchip SoCs */
  94 int dram_init(void);
  95
  96 #if !defined(CONFIG_RAM_ROCKCHIP_DEBUG)
  97 inline void sdram_print_dram_type(unsigned char dramtype)
  98 {
  99 }
 100 #else
 101 void sdram_print_dram_type(unsigned char dramtype);
 102 #endif /* CONFIG_RAM_ROCKCHIP_DEBUG */
 103
 104 #endif