Merge branch 'sr@denx.de' of git://git.denx.de/u-boot-staging
[oweals/u-boot.git] / arch / arm / include / asm / arch-omap3 / omap3.h
1 /*
2  * (C) Copyright 2006-2008
3  * Texas Instruments, <www.ti.com>
4  * Richard Woodruff <r-woodruff2@ti.com>
5  * Syed Mohammed Khasim <x0khasim@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 #ifndef _OMAP3_H_
27 #define _OMAP3_H_
28
29 /* Stuff on L3 Interconnect */
30 #define SMX_APE_BASE                    0x68000000
31
32 /* GPMC */
33 #define OMAP34XX_GPMC_BASE              0x6E000000
34
35 /* SMS */
36 #define OMAP34XX_SMS_BASE               0x6C000000
37
38 /* SDRC */
39 #define OMAP34XX_SDRC_BASE              0x6D000000
40
41 /*
42  * L4 Peripherals - L4 Wakeup and L4 Core now
43  */
44 #define OMAP34XX_CORE_L4_IO_BASE        0x48000000
45 #define OMAP34XX_WAKEUP_L4_IO_BASE      0x48300000
46 #define OMAP34XX_ID_L4_IO_BASE          0x4830A200
47 #define OMAP34XX_L4_PER                 0x49000000
48 #define OMAP34XX_L4_IO_BASE             OMAP34XX_CORE_L4_IO_BASE
49
50 /* DMA4/SDMA */
51 #define OMAP34XX_DMA4_BASE              0x48056000
52
53 /* CONTROL */
54 #define OMAP34XX_CTRL_BASE              (OMAP34XX_L4_IO_BASE + 0x2000)
55
56 #ifndef __ASSEMBLY__
57 /* Signal Integrity Parameter Control Registers */
58 struct control_prog_io {
59         unsigned char res[0x408];
60         unsigned int io2;               /* 0x408 */
61         unsigned char res2[0x38];
62         unsigned int io0;               /* 0x444 */
63         unsigned int io1;               /* 0x448 */
64 };
65 #endif /* __ASSEMBLY__ */
66
67 /* Bit definition for CONTROL_PROG_IO1 */
68 #define PRG_I2C2_PULLUPRESX             0x00000001
69
70 /* UART */
71 #define OMAP34XX_UART1                  (OMAP34XX_L4_IO_BASE + 0x6a000)
72 #define OMAP34XX_UART2                  (OMAP34XX_L4_IO_BASE + 0x6c000)
73 #define OMAP34XX_UART3                  (OMAP34XX_L4_PER + 0x20000)
74
75 /* General Purpose Timers */
76 #define OMAP34XX_GPT1                   0x48318000
77 #define OMAP34XX_GPT2                   0x49032000
78 #define OMAP34XX_GPT3                   0x49034000
79 #define OMAP34XX_GPT4                   0x49036000
80 #define OMAP34XX_GPT5                   0x49038000
81 #define OMAP34XX_GPT6                   0x4903A000
82 #define OMAP34XX_GPT7                   0x4903C000
83 #define OMAP34XX_GPT8                   0x4903E000
84 #define OMAP34XX_GPT9                   0x49040000
85 #define OMAP34XX_GPT10                  0x48086000
86 #define OMAP34XX_GPT11                  0x48088000
87 #define OMAP34XX_GPT12                  0x48304000
88
89 /* WatchDog Timers (1 secure, 3 GP) */
90 #define WD1_BASE                        0x4830C000
91 #define WD2_BASE                        0x48314000
92 #define WD3_BASE                        0x49030000
93
94 /* 32KTIMER */
95 #define SYNC_32KTIMER_BASE              0x48320000
96
97 #ifndef __ASSEMBLY__
98
99 struct s32ktimer {
100         unsigned char res[0x10];
101         unsigned int s32k_cr;           /* 0x10 */
102 };
103
104 #endif /* __ASSEMBLY__ */
105
106 #ifndef __ASSEMBLY__
107 struct gpio {
108         unsigned char res1[0x34];
109         unsigned int oe;                /* 0x34 */
110         unsigned int datain;            /* 0x38 */
111         unsigned char res2[0x54];
112         unsigned int cleardataout;      /* 0x90 */
113         unsigned int setdataout;        /* 0x94 */
114 };
115 #endif /* __ASSEMBLY__ */
116
117 #define GPIO0                           (0x1 << 0)
118 #define GPIO1                           (0x1 << 1)
119 #define GPIO2                           (0x1 << 2)
120 #define GPIO3                           (0x1 << 3)
121 #define GPIO4                           (0x1 << 4)
122 #define GPIO5                           (0x1 << 5)
123 #define GPIO6                           (0x1 << 6)
124 #define GPIO7                           (0x1 << 7)
125 #define GPIO8                           (0x1 << 8)
126 #define GPIO9                           (0x1 << 9)
127 #define GPIO10                          (0x1 << 10)
128 #define GPIO11                          (0x1 << 11)
129 #define GPIO12                          (0x1 << 12)
130 #define GPIO13                          (0x1 << 13)
131 #define GPIO14                          (0x1 << 14)
132 #define GPIO15                          (0x1 << 15)
133 #define GPIO16                          (0x1 << 16)
134 #define GPIO17                          (0x1 << 17)
135 #define GPIO18                          (0x1 << 18)
136 #define GPIO19                          (0x1 << 19)
137 #define GPIO20                          (0x1 << 20)
138 #define GPIO21                          (0x1 << 21)
139 #define GPIO22                          (0x1 << 22)
140 #define GPIO23                          (0x1 << 23)
141 #define GPIO24                          (0x1 << 24)
142 #define GPIO25                          (0x1 << 25)
143 #define GPIO26                          (0x1 << 26)
144 #define GPIO27                          (0x1 << 27)
145 #define GPIO28                          (0x1 << 28)
146 #define GPIO29                          (0x1 << 29)
147 #define GPIO30                          (0x1 << 30)
148 #define GPIO31                          (0x1 << 31)
149
150 /* base address for indirect vectors (internal boot mode) */
151 #define SRAM_OFFSET0                    0x40000000
152 #define SRAM_OFFSET1                    0x00200000
153 #define SRAM_OFFSET2                    0x0000F800
154 #define SRAM_VECT_CODE                  (SRAM_OFFSET0 | SRAM_OFFSET1 | \
155                                          SRAM_OFFSET2)
156
157 #define OMAP3_PUBLIC_SRAM_BASE          0x40208000 /* Works for GP & EMU */
158 #define OMAP3_PUBLIC_SRAM_END           0x40210000
159
160 #define LOW_LEVEL_SRAM_STACK            0x4020FFFC
161
162 /* scratch area - accessible on both EMU and GP */
163 #define OMAP3_PUBLIC_SRAM_SCRATCH_AREA  OMAP3_PUBLIC_SRAM_BASE
164
165 #define DEBUG_LED1                      149     /* gpio */
166 #define DEBUG_LED2                      150     /* gpio */
167
168 #define XDR_POP         5       /* package on package part */
169 #define SDR_DISCRETE    4       /* 128M memory SDR module */
170 #define DDR_STACKED     3       /* stacked part on 2422 */
171 #define DDR_COMBO       2       /* combo part on cpu daughter card */
172 #define DDR_DISCRETE    1       /* 2x16 parts on daughter card */
173
174 #define DDR_100         100     /* type found on most mem d-boards */
175 #define DDR_111         111     /* some combo parts */
176 #define DDR_133         133     /* most combo, some mem d-boards */
177 #define DDR_165         165     /* future parts */
178
179 #define CPU_3430        0x3430
180
181 /*
182  * 343x real hardware:
183  *  ES1     = rev 0
184  *
185  *  ES2 onwards, the value maps to contents of IDCODE register [31:28].
186  *
187  * Note : CPU_3XX_ES20 is used in cache.S.  Please review before changing.
188  */
189 #define CPU_3XX_ES10            0
190 #define CPU_3XX_ES20            1
191 #define CPU_3XX_ES21            2
192 #define CPU_3XX_ES30            3
193 #define CPU_3XX_ES31            4
194 #define CPU_3XX_ES312           7
195 #define CPU_3XX_MAX_REV         8
196
197 /*
198  * 37xx real hardware:
199  * ES1.0 onwards, the value maps to contents of IDCODE register [31:28].
200  */
201
202 #define CPU_37XX_ES10           0
203 #define CPU_37XX_ES11           1
204 #define CPU_37XX_ES12           2
205 #define CPU_37XX_MAX_REV        3
206
207 #define CPU_3XX_ID_SHIFT        28
208
209 #define WIDTH_8BIT              0x0000
210 #define WIDTH_16BIT             0x1000  /* bit pos for 16 bit in gpmc */
211
212 /*
213  * Hawkeye values
214  */
215 #define HAWKEYE_OMAP34XX        0xb7ae
216 #define HAWKEYE_AM35XX          0xb868
217 #define HAWKEYE_OMAP36XX        0xb891
218
219 #define HAWKEYE_SHIFT           12
220
221 /*
222  * Define CPU families
223  */
224 #define CPU_OMAP34XX            0x3400  /* OMAP34xx/OMAP35 devices */
225 #define CPU_AM35XX              0x3500  /* AM35xx devices          */
226 #define CPU_OMAP36XX            0x3600  /* OMAP36xx devices        */
227
228 /*
229  * Control status register values corresponding to cpu variants
230  */
231 #define OMAP3503                0x5c00
232 #define OMAP3515                0x1c00
233 #define OMAP3525                0x4c00
234 #define OMAP3530                0x0c00
235
236 #define AM3505                  0x5c00
237 #define AM3517                  0x1c00
238
239 #define OMAP3730                0x0c00
240
241 /*
242  * ROM code API related flags
243  */
244 #define OMAP3_GP_ROMCODE_API_L2_INVAL           1
245 #define OMAP3_GP_ROMCODE_API_WRITE_ACR          3
246
247 /*
248  * EMU device PPA HAL related flags
249  */
250 #define OMAP3_EMU_HAL_API_L2_INVAL              40
251 #define OMAP3_EMU_HAL_API_WRITE_ACR             42
252
253 #define OMAP3_EMU_HAL_START_HAL_CRITICAL        4
254
255 #endif