arch/arm/include/asm/arch-mx7ulp/imx-regs.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2016 Freescale Semiconductor, Inc.
   4  */
   5
   6 #ifndef _MX7ULP_REGS_H_
   7 #define _MX7ULP_REGS_H_
   8
   9 #include <linux/sizes.h>
  10
  11 #define ARCH_MXC
  12
  13 #define ROM_SW_INFO_ADDR        0x000001E8
  14
  15 #define CAAM_SEC_SRAM_BASE      (0x26000000)
  16 #define CAAM_SEC_SRAM_SIZE      (SZ_32K)
  17 #define CAAM_SEC_SRAM_END       (CAAM_SEC_SRAM_BASE + CAAM_SEC_SRAM_SIZE - 1)
  18
  19 #define OCRAM_0_BASE            (0x2F000000)
  20 #define OCRAM_0_SIZE            (SZ_128K)
  21 #define OCRAM_0_END             (OCRAM_0_BASE + OCRAM_0_SIZE - 1)
  22
  23 #define OCRAM_1_BASE            (0x2F020000)
  24 #define OCRAM_1_SIZE            (SZ_128K)
  25 #define OCRAM_1_END             (OCRAM_1_BASE + OCRAM_1_SIZE - 1)
  26
  27 #define TCML_BASE               (0x1FFD0000)
  28 #define TCMU_BASE               (0x20000000)
  29
  30 #define AIPS3_BASE                      (0x40800000UL)
  31 #define AIPS3_SLOT_SIZE                 (SZ_64K)
  32 #define AIPS2_BASE                      (0x40000000UL)
  33 #define AIPS2_SLOT_SIZE                 (SZ_64K)
  34 #define AIPS1_BASE                      (0x41080000UL)
  35 #define AIPS1_SLOT_SIZE                 (SZ_4K)
  36 #define AIPS0_BASE                      (0x41000000UL)
  37 #define AIPS0_SLOT_SIZE                 (SZ_4K)
  38 #define IOMUXC0_AIPS0_SLOT              (61)
  39 #define WDG0_AIPS0_SLOT                 (37)
  40 #define WDG1_AIPS2_SLOT                 (61)
  41 #define WDG2_AIPS2_SLOT                 (67)
  42 #define WDG0_PCC0_SLOT                  (37)
  43 #define IOMUXC1_AIPS3_SLOT              (44)
  44 #define CMC0_AIPS1_SLOT                 (36)
  45 #define CMC1_AIPS2_SLOT                 (65)
  46 #define SCG0_AIPS0_SLOT                 (39)
  47 #define PCC0_AIPS0_SLOT                 (38)
  48 #define PCC1_AIPS1_SLOT                 (50)
  49 #define PCC2_AIPS2_SLOT                 (63)
  50 #define PCC3_AIPS3_SLOT                 (51)
  51 #define SCG1_AIPS2_SLOT                 (62)
  52 #define SIM0_AIPS1_SLOT                 (35)
  53 #define SIM1_AIPS1_SLOT                 (48)
  54 #define USBOTG0_AIPS2_SLOT              (51)
  55 #define USBOTG1_AIPS2_SLOT              (52)
  56 #define USBPHY_AIPS2_SLOT               (53)
  57 #define USDHC0_AIPS2_SLOT               (55)
  58 #define USDHC1_AIPS2_SLOT               (56)
  59 #define RGPIO2P0_AIPS0_SLOT             (15)
  60 #define RGPIO2P1_AIPS2_SLOT             (15)
  61 #define SNVS_AIPS2_SLOT                 (35)
  62 #define IOMUXC0_AIPS0_SLOT              (61)
  63 #define OCOTP_CTRL_AIPS1_SLOT           (38)
  64 #define OCOTP_CTRL_PCC1_SLOT            (38)
  65 #define SIM1_PCC1_SLOT                  (48)
  66 #define MMDC0_AIPS3_SLOT                (43)
  67 #define IOMUXC_DDR_AIPS3_SLOT           (45)
  68
  69 #define LPI2C0_AIPS0_SLOT               (51)
  70 #define LPI2C1_AIPS0_SLOT               (52)
  71 #define LPI2C2_AIPS0_SLOT               (53)
  72 #define LPI2C3_AIPS0_SLOT               (54)
  73 #define LPI2C4_AIPS2_SLOT               (43)
  74 #define LPI2C5_AIPS2_SLOT               (44)
  75 #define LPI2C6_AIPS3_SLOT               (36)
  76 #define LPI2C7_AIPS3_SLOT               (37)
  77
  78 #define LPUART0_PCC0_SLOT               (58)
  79 #define LPUART1_PCC0_SLOT               (59)
  80 #define LPUART2_PCC1_SLOT               (43)
  81 #define LPUART3_PCC1_SLOT               (44)
  82 #define LPUART0_AIPS0_SLOT              (58)
  83 #define LPUART1_AIPS0_SLOT              (59)
  84 #define LPUART2_AIPS1_SLOT              (43)
  85 #define LPUART3_AIPS1_SLOT              (44)
  86 #define LPUART4_AIPS2_SLOT              (45)
  87 #define LPUART5_AIPS2_SLOT              (46)
  88 #define LPUART6_AIPS3_SLOT              (38)
  89 #define LPUART7_AIPS3_SLOT              (39)
  90
  91 #define CORE_B_ROM_SIZE                 (SZ_32K + SZ_64K)
  92 #define CORE_B_ROM_BASE                 (0x00000000)
  93
  94 #define ROMCP_ARB_BASE_ADDR             CORE_B_ROM_BASE
  95 #define ROMCP_ARB_END_ADDR              CORE_B_ROM_SIZE
  96 #define IRAM_BASE_ADDR                  OCRAM_0_BASE
  97 #define IRAM_SIZE                       (SZ_128K + SZ_128K)
  98
  99 #define IOMUXC_PCR_MUX_ALT0             (0<<8)
 100 #define IOMUXC_PCR_MUX_ALT1             (1<<8)
 101 #define IOMUXC_PCR_MUX_ALT2             (2<<8)
 102 #define IOMUXC_PCR_MUX_ALT3             (3<<8)
 103 #define IOMUXC_PCR_MUX_ALT4             (4<<8)
 104 #define IOMUXC_PCR_MUX_ALT5             (5<<8)
 105 #define IOMUXC_PCR_MUX_ALT6             (6<<8)
 106 #define IOMUXC_PCR_MUX_ALT7             (7<<8)
 107 #define IOMUXC_PCR_MUX_ALT8             (8<<8)
 108 #define IOMUXC_PCR_MUX_ALT9             (9<<8)
 109 #define IOMUXC_PCR_MUX_ALT10            (10<<8)
 110 #define IOMUXC_PCR_MUX_ALT11            (11<<8)
 111 #define IOMUXC_PCR_MUX_ALT12            (12<<8)
 112 #define IOMUXC_PCR_MUX_ALT13            (13<<8)
 113 #define IOMUXC_PCR_MUX_ALT14            (14<<8)
 114 #define IOMUXC_PCR_MUX_ALT15            (15<<8)
 115
 116 #define IOMUXC_PSMI_IMUX_ALT0           (0x0)
 117 #define IOMUXC_PSMI_IMUX_ALT1           (0x1)
 118 #define IOMUXC_PSMI_IMUX_ALT2           (0x2)
 119 #define IOMUXC_PSMI_IMUX_ALT3           (0x3)
 120 #define IOMUXC_PSMI_IMUX_ALT4           (0x4)
 121 #define IOMUXC_PSMI_IMUX_ALT5           (0x5)
 122 #define IOMUXC_PSMI_IMUX_ALT6           (0x6)
 123 #define IOMUXC_PSMI_IMUX_ALT7           (0x7)
 124
 125
 126 #define SIM_SOPT1_EN_SNVS_HARD_RST      (1<<8)
 127 #define SIM_SOPT1_PMIC_STBY_REQ         (1<<2)
 128 #define SIM_SOPT1_A7_SW_RESET           (1<<0)
 129
 130 #define IOMUXC_PCR_MUX_ALT_SHIFT        (8)
 131 #define IOMUXC_PCR_MUX_ALT_MASK         (0xF00)
 132 #define IOMUXC_PSMI_IMUX_ALT_SHIFT      (0)
 133
 134 #define IOMUXC0_RBASE   ((AIPS0_BASE + (AIPS0_SLOT_SIZE * IOMUXC0_AIPS0_SLOT)))
 135 #define IOMUXC1_RBASE   ((AIPS3_BASE + (AIPS3_SLOT_SIZE * IOMUXC1_AIPS3_SLOT)))
 136 #define WDG0_RBASE      ((AIPS0_BASE + (AIPS0_SLOT_SIZE * WDG0_AIPS0_SLOT)))
 137 #define WDG1_RBASE      ((AIPS2_BASE + (AIPS2_SLOT_SIZE * WDG1_AIPS2_SLOT)))
 138 #define WDG2_RBASE      ((AIPS2_BASE + (AIPS2_SLOT_SIZE * WDG2_AIPS2_SLOT)))
 139 #define SCG0_RBASE      ((AIPS0_BASE + (AIPS0_SLOT_SIZE * SCG0_AIPS0_SLOT)))
 140 #define SCG1_RBASE      ((AIPS2_BASE + (AIPS2_SLOT_SIZE * SCG1_AIPS2_SLOT)))
 141 #define PCC0_RBASE      ((AIPS0_BASE + (AIPS0_SLOT_SIZE * PCC0_AIPS0_SLOT)))
 142 #define PCC1_RBASE      ((AIPS1_BASE + (AIPS1_SLOT_SIZE * PCC1_AIPS1_SLOT)))
 143 #define PCC2_RBASE      ((AIPS2_BASE + (AIPS2_SLOT_SIZE * PCC2_AIPS2_SLOT)))
 144 #define PCC3_RBASE      ((AIPS3_BASE + (AIPS3_SLOT_SIZE * PCC3_AIPS3_SLOT)))
 145 #define IOMUXC0_RBASE   ((AIPS0_BASE + (AIPS0_SLOT_SIZE * IOMUXC0_AIPS0_SLOT)))
 146 #define PSMI0_RBASE     ((IOMUXC0_RBASE + 0x100)) /* in iomuxc0 after pta and ptb */
 147 #define CMC0_RBASE      ((AIPS1_BASE + (AIPS1_SLOT_SIZE * CMC0_AIPS1_SLOT)))
 148 #define CMC1_RBASE      ((AIPS2_BASE + (AIPS2_SLOT_SIZE * CMC1_AIPS2_SLOT)))
 149 #define OCOTP_BASE_ADDR ((AIPS1_BASE + (AIPS1_SLOT_SIZE * OCOTP_CTRL_AIPS1_SLOT)))
 150 #define SIM0_RBASE      ((AIPS1_BASE + (AIPS1_SLOT_SIZE * SIM0_AIPS1_SLOT)))
 151 #define SIM1_RBASE      ((AIPS1_BASE + (AIPS1_SLOT_SIZE * SIM1_AIPS1_SLOT)))
 152 #define MMDC0_RBASE     ((AIPS3_BASE + (AIPS3_SLOT_SIZE * MMDC0_AIPS3_SLOT)))
 153
 154 #define USBOTG0_RBASE   ((AIPS2_BASE + (AIPS2_SLOT_SIZE * USBOTG0_AIPS2_SLOT)))
 155 #define USBOTG1_RBASE   ((AIPS2_BASE + (AIPS2_SLOT_SIZE * USBOTG1_AIPS2_SLOT)))
 156 #define USBPHY_RBASE    ((AIPS2_BASE + (AIPS2_SLOT_SIZE * USBPHY_AIPS2_SLOT)))
 157 #define USB_PHY0_BASE_ADDR      USBPHY_RBASE
 158 #define USB_BASE_ADDR           USBOTG0_RBASE
 159
 160 #define LPI2C1_BASE_ADDR        ((AIPS0_BASE + (AIPS0_SLOT_SIZE * LPI2C0_AIPS0_SLOT)))
 161 #define LPI2C2_BASE_ADDR        ((AIPS0_BASE + (AIPS0_SLOT_SIZE * LPI2C1_AIPS0_SLOT)))
 162 #define LPI2C3_BASE_ADDR        ((AIPS0_BASE + (AIPS0_SLOT_SIZE * LPI2C2_AIPS0_SLOT)))
 163 #define LPI2C4_BASE_ADDR        ((AIPS0_BASE + (AIPS0_SLOT_SIZE * LPI2C3_AIPS0_SLOT)))
 164 #define LPI2C5_BASE_ADDR        ((AIPS2_BASE + (AIPS2_SLOT_SIZE * LPI2C4_AIPS2_SLOT)))
 165 #define LPI2C6_BASE_ADDR        ((AIPS2_BASE + (AIPS2_SLOT_SIZE * LPI2C5_AIPS2_SLOT)))
 166 #define LPI2C7_BASE_ADDR        ((AIPS3_BASE + (AIPS3_SLOT_SIZE * LPI2C6_AIPS3_SLOT)))
 167 #define LPI2C8_BASE_ADDR        ((AIPS3_BASE + (AIPS3_SLOT_SIZE * LPI2C7_AIPS3_SLOT)))
 168
 169 #define LPUART0_RBASE   ((AIPS0_BASE + (AIPS0_SLOT_SIZE * LPUART0_AIPS0_SLOT)))
 170 #define LPUART1_RBASE   ((AIPS0_BASE + (AIPS0_SLOT_SIZE * LPUART1_AIPS0_SLOT)))
 171 #define LPUART2_RBASE   ((AIPS1_BASE + (AIPS1_SLOT_SIZE * LPUART2_AIPS1_SLOT)))
 172 #define LPUART3_RBASE   ((AIPS1_BASE + (AIPS1_SLOT_SIZE * LPUART3_AIPS1_SLOT)))
 173 #define LPUART4_RBASE   ((AIPS2_BASE + (AIPS2_SLOT_SIZE * LPUART4_AIPS2_SLOT)))
 174 #define LPUART5_RBASE   ((AIPS2_BASE + (AIPS2_SLOT_SIZE * LPUART5_AIPS2_SLOT)))
 175 #define LPUART6_RBASE   ((AIPS3_BASE + (AIPS3_SLOT_SIZE * LPUART6_AIPS3_SLOT)))
 176 #define LPUART7_RBASE   ((AIPS3_BASE + (AIPS3_SLOT_SIZE * LPUART7_AIPS3_SLOT)))
 177
 178 #define USDHC0_RBASE    ((AIPS2_BASE + (AIPS2_SLOT_SIZE * USDHC0_AIPS2_SLOT)))
 179 #define USDHC1_RBASE    ((AIPS2_BASE + (AIPS2_SLOT_SIZE * USDHC1_AIPS2_SLOT)))
 180
 181 #define SNVS_BASE       ((AIPS2_BASE + (AIPS2_SLOT_SIZE * SNVS_AIPS2_SLOT)))
 182 #define SNVS_LP_LPCR    (SNVS_BASE + 0x38)
 183
 184 #define RGPIO2P0_RBASE  ((AIPS0_BASE + (AIPS0_SLOT_SIZE * RGPIO2P0_AIPS0_SLOT)))
 185 #define RGPIO2P1_RBASE  ((AIPS2_BASE + (AIPS2_SLOT_SIZE * RGPIO2P1_AIPS2_SLOT)))
 186
 187 #define WDG0_PCC_REG    (PCC0_RBASE + (4 * WDG0_PCC0_SLOT))
 188 #define WDG1_PCC_REG    (PCC2_RBASE + (4 * WDG1_PCC2_SLOT))
 189 #define CMC0_SRS        (CMC0_RBASE  + 0x20)
 190 #define CMC0_SSRS       (CMC0_RBASE  + 0x28)
 191 #define CMC1_SRS        (CMC1_RBASE  + 0x20)
 192 #define CMC1_SSRS       (CMC1_RBASE  + 0x28)
 193
 194 #define IOMUXC0_PCR0    (IOMUXC0_RBASE + (4 * 0))
 195 #define IOMUXC0_PCR1    (IOMUXC0_RBASE + (4 * 1))
 196 #define IOMUXC0_PCR2    (IOMUXC0_RBASE + (4 * 2))
 197 #define IOMUXC0_PCR3    (IOMUXC0_RBASE + (4 * 3))
 198 #define IOMUXC0_PSMI62  (PSMI0_RBASE + (4 * 62))
 199 #define IOMUXC0_PSMI63  (PSMI0_RBASE + (4 * 63))
 200 #define IOMUXC0_PSMI64  (PSMI0_RBASE + (4 * 64))
 201
 202 #define SCG_CSR         (SCG0_RBASE + 0x010)
 203 #define SCG_RCCR        (SCG0_RBASE + 0x014)
 204 #define SCG_VCCR        (SCG0_RBASE + 0x018)
 205 #define SCG_HCCR        (SCG0_RBASE + 0x01c)
 206
 207 #define LPUART0_PCC_REG (PCC0_RBASE + (4 * LPUART0_PCC0_SLOT))
 208 #define LPUART1_PCC_REG (PCC0_RBASE + (4 * LPUART1_PCC0_SLOT))
 209 #define LPUART2_PCC_REG (PCC1_RBASE + (4 * LPUART2_PCC1_SLOT))
 210 #define LPUART3_PCC_REG (PCC1_RBASE + (4 * LPUART3_PCC1_SLOT))
 211 #define LPUART4_PCC_REG (PCC2_RBASE + (4 * LPUART4_PCC2_SLOT))
 212 #define LPUART5_PCC_REG (PCC2_RBASE + (4 * LPUART5_PCC2_SLOT))
 213 #define LPUART6_PCC_REG (PCC3_RBASE + (4 * LPUART6_PCC3_SLOT))
 214 #define LPUART7_PCC_REG (PCC3_RBASE + (4 * LPUART7_PCC3_SLOT))
 215
 216 #define USDHC0_PCC_REG  (PCC2_RBASE + (4 * USDHC0_PCC2_SLOT))
 217 #define USDHC1_PCC_REG  (PCC2_RBASE + (4 * USDHC1_PCC2_SLOT))
 218
 219 #define SIM1_PCC_REG    (PCC1_RBASE + (4 * SIM1_PCC1_SLOT))
 220 #define SCG1_PCC_REG    (PCC2_RBASE + (4 * SCG1_PCC2_SLOT))
 221
 222 #define OCOTP_CTRL_PCC_REG      (PCC1_RBASE + (4 * OCOTP_CTRL_PCC1_SLOT))
 223
 224 #define IOMUXC_DDR_RBASE        ((AIPS3_BASE + (AIPS3_SLOT_SIZE * IOMUXC_DDR_AIPS3_SLOT)))
 225 #define MMDC0_PCC_REG           (PCC3_RBASE + (4 * MMDC0_PCC3_SLOT))
 226
 227 #define IOMUXC_DPCR_DDR_DQS0    ((IOMUXC_DDR_RBASE + (4 * 32)))
 228 #define IOMUXC_DPCR_DDR_DQS1    ((IOMUXC_DDR_RBASE + (4 * 33)))
 229 #define IOMUXC_DPCR_DDR_DQS2    ((IOMUXC_DDR_RBASE + (4 * 34)))
 230 #define IOMUXC_DPCR_DDR_DQS3    ((IOMUXC_DDR_RBASE + (4 * 35)))
 231
 232
 233 #define IOMUXC_DPCR_DDR_DQ0     ((IOMUXC_DDR_RBASE + (4 * 0)))
 234 #define IOMUXC_DPCR_DDR_DQ1     ((IOMUXC_DDR_RBASE + (4 * 1)))
 235 #define IOMUXC_DPCR_DDR_DQ2     ((IOMUXC_DDR_RBASE + (4 * 2)))
 236 #define IOMUXC_DPCR_DDR_DQ3     ((IOMUXC_DDR_RBASE + (4 * 3)))
 237 #define IOMUXC_DPCR_DDR_DQ4     ((IOMUXC_DDR_RBASE + (4 * 4)))
 238 #define IOMUXC_DPCR_DDR_DQ5     ((IOMUXC_DDR_RBASE + (4 * 5)))
 239 #define IOMUXC_DPCR_DDR_DQ6     ((IOMUXC_DDR_RBASE + (4 * 6)))
 240 #define IOMUXC_DPCR_DDR_DQ7     ((IOMUXC_DDR_RBASE + (4 * 7)))
 241 #define IOMUXC_DPCR_DDR_DQ8     ((IOMUXC_DDR_RBASE + (4 * 8)))
 242 #define IOMUXC_DPCR_DDR_DQ9     ((IOMUXC_DDR_RBASE + (4 * 9)))
 243 #define IOMUXC_DPCR_DDR_DQ10    ((IOMUXC_DDR_RBASE + (4 * 10)))
 244 #define IOMUXC_DPCR_DDR_DQ11    ((IOMUXC_DDR_RBASE + (4 * 11)))
 245 #define IOMUXC_DPCR_DDR_DQ12    ((IOMUXC_DDR_RBASE + (4 * 12)))
 246 #define IOMUXC_DPCR_DDR_DQ13    ((IOMUXC_DDR_RBASE + (4 * 13)))
 247 #define IOMUXC_DPCR_DDR_DQ14    ((IOMUXC_DDR_RBASE + (4 * 14)))
 248 #define IOMUXC_DPCR_DDR_DQ15    ((IOMUXC_DDR_RBASE + (4 * 15)))
 249 #define IOMUXC_DPCR_DDR_DQ16    ((IOMUXC_DDR_RBASE + (4 * 16)))
 250 #define IOMUXC_DPCR_DDR_DQ17    ((IOMUXC_DDR_RBASE + (4 * 17)))
 251 #define IOMUXC_DPCR_DDR_DQ18    ((IOMUXC_DDR_RBASE + (4 * 18)))
 252 #define IOMUXC_DPCR_DDR_DQ19    ((IOMUXC_DDR_RBASE + (4 * 19)))
 253 #define IOMUXC_DPCR_DDR_DQ20    ((IOMUXC_DDR_RBASE + (4 * 20)))
 254 #define IOMUXC_DPCR_DDR_DQ21    ((IOMUXC_DDR_RBASE + (4 * 21)))
 255 #define IOMUXC_DPCR_DDR_DQ22    ((IOMUXC_DDR_RBASE + (4 * 22)))
 256 #define IOMUXC_DPCR_DDR_DQ23    ((IOMUXC_DDR_RBASE + (4 * 23)))
 257 #define IOMUXC_DPCR_DDR_DQ24    ((IOMUXC_DDR_RBASE + (4 * 24)))
 258 #define IOMUXC_DPCR_DDR_DQ25    ((IOMUXC_DDR_RBASE + (4 * 25)))
 259 #define IOMUXC_DPCR_DDR_DQ26    ((IOMUXC_DDR_RBASE + (4 * 26)))
 260 #define IOMUXC_DPCR_DDR_DQ27    ((IOMUXC_DDR_RBASE + (4 * 27)))
 261 #define IOMUXC_DPCR_DDR_DQ28    ((IOMUXC_DDR_RBASE + (4 * 28)))
 262 #define IOMUXC_DPCR_DDR_DQ29    ((IOMUXC_DDR_RBASE + (4 * 29)))
 263 #define IOMUXC_DPCR_DDR_DQ30    ((IOMUXC_DDR_RBASE + (4 * 30)))
 264 #define IOMUXC_DPCR_DDR_DQ31    ((IOMUXC_DDR_RBASE + (4 * 31)))
 265
 266 /* Remap the rgpio2p registers addr to driver's addr */
 267 #define RGPIO2P_GPIO1_BASE_ADDR RGPIO2P0_RBASE
 268 #define RGPIO2P_GPIO2_BASE_ADDR (RGPIO2P0_RBASE + 0x40)
 269 #define RGPIO2P_GPIO3_BASE_ADDR (RGPIO2P1_RBASE)
 270 #define RGPIO2P_GPIO4_BASE_ADDR (RGPIO2P1_RBASE + 0x40)
 271 #define RGPIO2P_GPIO5_BASE_ADDR (RGPIO2P1_RBASE + 0x80)
 272 #define RGPIO2P_GPIO6_BASE_ADDR (RGPIO2P1_RBASE + 0xc0)
 273
 274 /* MMDC registers addresses */
 275 #define MMDC_MDCTL_OFFSET       (0x000)
 276 #define MMDC_MDPDC_OFFSET       (0x004)
 277 #define MMDC_MDOTC_OFFSET       (0x008)
 278 #define MMDC_MDCFG0_OFFSET      (0x00C)
 279 #define MMDC_MDCFG1_OFFSET      (0x010)
 280 #define MMDC_MDCFG2_OFFSET      (0x014)
 281 #define MMDC_MDMISC_OFFSET      (0x018)
 282 #define MMDC_MDSCR_OFFSET       (0x01C)
 283 #define MMDC_MDREF_OFFSET       (0x020)
 284 #define MMDC_MDRWD_OFFSET       (0x02C)
 285 #define MMDC_MDOR_OFFSET        (0x030)
 286 #define MMDC_MDMRR_OFFSET       (0x034)
 287 #define MMDC_MDCFG3LP_OFFSET    (0x038)
 288 #define MMDC_MDMR4_OFFSET       (0x03C)
 289 #define MMDC_MDASP_OFFSET       (0x040)
 290
 291 #define MMDC_MAARCR_OFFSET      (0x400)
 292 #define MMDC_MAPSR_OFFSET       (0x404)
 293 #define MMDC_MAEXIDR0_OFFSET    (0x408)
 294 #define MMDC_MAEXIDR1_OFFSET    (0x40C)
 295 #define MMDC_MADPCR0_OFFSET     (0x410)
 296 #define MMDC_MADPCR1_OFFSET     (0x414)
 297 #define MMDC_MADPSR0_OFFSET     (0x418)
 298 #define MMDC_MADPSR1_OFFSET     (0x41C)
 299 #define MMDC_MADPSR2_OFFSET     (0x420)
 300 #define MMDC_MADPSR3_OFFSET     (0x424)
 301 #define MMDC_MADPSR4_OFFSET     (0x428)
 302 #define MMDC_MADPSR5_OFFSET     (0x42C)
 303 #define MMDC_MASBS0_OFFSET      (0x430)
 304 #define MMDC_MASBS1_OFFSET      (0x434)
 305 #define MMDC_MAGENP_OFFSET      (0x440)
 306
 307 #define MMDC_MPZQHWCTRL_OFFSET  (0x800)
 308 #define MMDC_MPZQSWCTRL_OFFSET  (0x804)
 309 #define MMDC_MPWLGCR_OFFSET     (0x808)
 310 #define MMDC_MPWLDECTRL0_OFFSET (0x80C)
 311 #define MMDC_MPWLDECTRL1_OFFSET (0x810)
 312 #define MMDC_MPWLDLST_OFFSET    (0x814)
 313 #define MMDC_MPODTCTRL_OFFSET   (0x818)
 314 #define MMDC_MPREDQBY0DL_OFFSET (0x81C)
 315 #define MMDC_MPREDQBY1DL_OFFSET (0x820)
 316 #define MMDC_MPREDQBY2DL_OFFSET (0x824)
 317 #define MMDC_MPREDQBY3DL_OFFSET (0x828)
 318 #define MMDC_MPWRDQBY0DL_OFFSET (0x82C)
 319 #define MMDC_MPWRDQBY1DL_OFFSET (0x830)
 320 #define MMDC_MPWRDQBY2DL_OFFSET (0x834)
 321 #define MMDC_MPWRDQBY3DL_OFFSET (0x838)
 322 #define MMDC_MPDGCTRL0_OFFSET   (0x83C)
 323 #define MMDC_MPDGCTRL1_OFFSET   (0x840)
 324 #define MMDC_MPDGDLST_OFFSET    (0x844)
 325 #define MMDC_MPRDDLCTL_OFFSET   (0x848)
 326 #define MMDC_MPRDDLST_OFFSET    (0x84C)
 327 #define MMDC_MPWRDLCTL_OFFSET   (0x850)
 328 #define MMDC_MPWRDLST_OFFSET    (0x854)
 329 #define MMDC_MPSDCTRL_OFFSET    (0x858)
 330 #define MMDC_MPZQLP2CTL_OFFSET  (0x85C)
 331 #define MMDC_MPRDDLHWCTL_OFFSET (0x860)
 332 #define MMDC_MPWRDLHWCTL_OFFSET (0x864)
 333 #define MMDC_MPRDDLHWST0_OFFSET (0x868)
 334 #define MMDC_MPRDDLHWST1_OFFSET (0x86C)
 335 #define MMDC_MPWRDLHWST0_OFFSET (0x870)
 336 #define MMDC_MPWRDLHWST1_OFFSET (0x874)
 337 #define MMDC_MPWLHWERR_OFFSET   (0x878)
 338 #define MMDC_MPDGHWST0_OFFSET   (0x87C)
 339 #define MMDC_MPDGHWST1_OFFSET   (0x880)
 340 #define MMDC_MPDGHWST2_OFFSET   (0x884)
 341 #define MMDC_MPDGHWST3_OFFSET   (0x888)
 342 #define MMDC_MPPDCMPR1_OFFSET   (0x88C)
 343 #define MMDC_MPPDCMPR2_OFFSET   (0x890)
 344 #define MMDC_MPSWDAR_OFFSET     (0x894)
 345 #define MMDC_MPSWDRDR0_OFFSET   (0x898)
 346 #define MMDC_MPSWDRDR1_OFFSET   (0x89C)
 347 #define MMDC_MPSWDRDR2_OFFSET   (0x8A0)
 348 #define MMDC_MPSWDRDR3_OFFSET   (0x8A4)
 349 #define MMDC_MPSWDRDR4_OFFSET   (0x8A8)
 350 #define MMDC_MPSWDRDR5_OFFSET   (0x8AC)
 351 #define MMDC_MPSWDRDR6_OFFSET   (0x8B0)
 352 #define MMDC_MPSWDRDR7_OFFSET   (0x8B4)
 353 #define MMDC_MPMUR_OFFSET       (0x8B8)
 354 #define MMDC_MPWRCADL_OFFSET    (0x8BC)
 355 #define MMDC_MPDCCR_OFFSET      (0x8C0)
 356 #define MMDC_MPBC_OFFSET        (0x8C4)
 357 #define MMDC_MPSWDRAR_OFFSET    (0x8C8)
 358
 359 /* First MMDC invalid IPS address */
 360 #define MMDC_IPS_ILL_ADDR_START_OFFSET  (0x8CC)
 361 #define MMDC_REGS_BASE                  MMDC0_RBASE
 362
 363 #define MMDC_MDCTL      ((MMDC_REGS_BASE + MMDC_MDCTL_OFFSET))
 364 #define MMDC_MDPDC      ((MMDC_REGS_BASE + MMDC_MDPDC_OFFSET))
 365 #define MMDC_MDOTC      ((MMDC_REGS_BASE + MMDC_MDOTC_OFFSET))
 366 #define MMDC_MDCFG0     ((MMDC_REGS_BASE + MMDC_MDCFG0_OFFSET))
 367 #define MMDC_MDCFG1     ((MMDC_REGS_BASE + MMDC_MDCFG1_OFFSET))
 368 #define MMDC_MDCFG2     ((MMDC_REGS_BASE + MMDC_MDCFG2_OFFSET))
 369 #define MMDC_MDMISC     ((MMDC_REGS_BASE + MMDC_MDMISC_OFFSET))
 370 #define MMDC_MDSCR      ((MMDC_REGS_BASE + MMDC_MDSCR_OFFSET))
 371 #define MMDC_MDREF      ((MMDC_REGS_BASE + MMDC_MDREF_OFFSET))
 372 #define MMDC_MDRWD      ((MMDC_REGS_BASE + MMDC_MDRWD_OFFSET))
 373 #define MMDC_MDOR       ((MMDC_REGS_BASE + MMDC_MDOR_OFFSET))
 374 #define MMDC_MDMRR      ((MMDC_REGS_BASE + MMDC_MDMRR_OFFSET))
 375 #define MMDC_MDCFG3LP   ((MMDC_REGS_BASE + MMDC_MDCFG3LP_OFFSET))
 376 #define MMDC_MDMR4      ((MMDC_REGS_BASE + MMDC_MDMR4_OFFSET))
 377 #define MMDC_MDASP      ((MMDC_REGS_BASE + MMDC_MDASP_OFFSET))
 378
 379 #define MMDC_MAARCR     ((MMDC_REGS_BASE + MMDC_MAARCR_OFFSET))
 380 #define MMDC_MAPSR      ((MMDC_REGS_BASE + MMDC_MAPSR_OFFSET))
 381 #define MMDC_MAEXIDR0   ((MMDC_REGS_BASE + MMDC_MAEXIDR0_OFFSET))
 382 #define MMDC_MAEXIDR1   ((MMDC_REGS_BASE + MMDC_MAEXIDR1_OFFSET))
 383 #define MMDC_MADPCR0    ((MMDC_REGS_BASE + MMDC_MADPCR0_OFFSET))
 384 #define MMDC_MADPCR1    ((MMDC_REGS_BASE + MMDC_MADPCR1_OFFSET))
 385 #define MMDC_MADPSR0    ((MMDC_REGS_BASE + MMDC_MADPSR0_OFFSET))
 386 #define MMDC_MADPSR1    ((MMDC_REGS_BASE + MMDC_MADPSR1_OFFSET))
 387 #define MMDC_MADPSR2    ((MMDC_REGS_BASE + MMDC_MADPSR2_OFFSET))
 388 #define MMDC_MADPSR3    ((MMDC_REGS_BASE + MMDC_MADPSR3_OFFSET))
 389 #define MMDC_MADPSR4    ((MMDC_REGS_BASE + MMDC_MADPSR4_OFFSET))
 390 #define MMDC_MADPSR5    ((MMDC_REGS_BASE + MMDC_MADPSR5_OFFSET))
 391 #define MMDC_MASBS0     ((MMDC_REGS_BASE + MMDC_MASBS0_OFFSET))
 392 #define MMDC_MASBS1     ((MMDC_REGS_BASE + MMDC_MASBS1_OFFSET))
 393 #define MMDC_MAGENP     ((MMDC_REGS_BASE + MMDC_MAGENP_OFFSET))
 394
 395 #define MMDC_MPZQHWCTRL         ((MMDC_REGS_BASE + MMDC_MPZQHWCTRL_OFFSET))
 396 #define MMDC_MPZQSWCTRL         ((MMDC_REGS_BASE + MMDC_MPZQSWCTRL_OFFSET))
 397 #define MMDC_MPWLGCR            ((MMDC_REGS_BASE + MMDC_MPWLGCR_OFFSET))
 398 #define MMDC_MPWLDECTRL0        ((MMDC_REGS_BASE + MMDC_MPWLDECTRL0_OFFSET))
 399 #define MMDC_MPWLDECTRL1        ((MMDC_REGS_BASE + MMDC_MPWLDECTRL1_OFFSET))
 400 #define MMDC_MPWLDLST           ((MMDC_REGS_BASE + MMDC_MPWLDLST_OFFSET))
 401 #define MMDC_MPODTCTRL          ((MMDC_REGS_BASE + MMDC_MPODTCTRL_OFFSET))
 402 #define MMDC_MPREDQBY0DL        ((MMDC_REGS_BASE + MMDC_MPREDQBY0DL_OFFSET))
 403 #define MMDC_MPREDQBY1DL        ((MMDC_REGS_BASE + MMDC_MPREDQBY1DL_OFFSET))
 404 #define MMDC_MPREDQBY2DL        ((MMDC_REGS_BASE + MMDC_MPREDQBY2DL_OFFSET))
 405 #define MMDC_MPREDQBY3DL        ((MMDC_REGS_BASE + MMDC_MPREDQBY3DL_OFFSET))
 406 #define MMDC_MPWRDQBY0DL        ((MMDC_REGS_BASE + MMDC_MPWRDQBY0DL_OFFSET))
 407 #define MMDC_MPWRDQBY1DL        ((MMDC_REGS_BASE + MMDC_MPWRDQBY1DL_OFFSET))
 408 #define MMDC_MPWRDQBY2DL        ((MMDC_REGS_BASE + MMDC_MPWRDQBY2DL_OFFSET))
 409 #define MMDC_MPWRDQBY3DL        ((MMDC_REGS_BASE + MMDC_MPWRDQBY3DL_OFFSET))
 410 #define MMDC_MPDGCTRL0          ((MMDC_REGS_BASE + MMDC_MPDGCTRL0_OFFSET))
 411 #define MMDC_MPDGCTRL1          ((MMDC_REGS_BASE + MMDC_MPDGCTRL1_OFFSET))
 412 #define MMDC_MPDGDLST           ((MMDC_REGS_BASE + MMDC_MPDGDLST_OFFSET))
 413 #define MMDC_MPRDDLCTL          ((MMDC_REGS_BASE + MMDC_MPRDDLCTL_OFFSET))
 414 #define MMDC_MPRDDLST           ((MMDC_REGS_BASE + MMDC_MPRDDLST_OFFSET))
 415 #define MMDC_MPWRDLCTL          ((MMDC_REGS_BASE + MMDC_MPWRDLCTL_OFFSET))
 416 #define MMDC_MPWRDLST           ((MMDC_REGS_BASE + MMDC_MPWRDLST_OFFSET))
 417 #define MMDC_MPSDCTRL           ((MMDC_REGS_BASE + MMDC_MPSDCTRL_OFFSET))
 418 #define MMDC_MPZQLP2CTL         ((MMDC_REGS_BASE + MMDC_MPZQLP2CTL_OFFSET))
 419 #define MMDC_MPRDDLHWCTL        ((MMDC_REGS_BASE + MMDC_MPRDDLHWCTL_OFFSET))
 420 #define MMDC_MPWRDLHWCTL        ((MMDC_REGS_BASE + MMDC_MPWRDLHWCTL_OFFSET))
 421 #define MMDC_MPRDDLHWST0        ((MMDC_REGS_BASE + MMDC_MPRDDLHWST0_OFFSET))
 422 #define MMDC_MPRDDLHWST1        ((MMDC_REGS_BASE + MMDC_MPRDDLHWST1_OFFSET))
 423 #define MMDC_MPWRDLHWST0        ((MMDC_REGS_BASE + MMDC_MPWRDLHWST0_OFFSET))
 424 #define MMDC_MPWRDLHWST1        ((MMDC_REGS_BASE + MMDC_MPWRDLHWST1_OFFSET))
 425 #define MMDC_MPWLHWERR          ((MMDC_REGS_BASE + MMDC_MPWLHWERR_OFFSET))
 426 #define MMDC_MPDGHWST0          ((MMDC_REGS_BASE + MMDC_MPDGHWST0_OFFSET))
 427 #define MMDC_MPDGHWST1          ((MMDC_REGS_BASE + MMDC_MPDGHWST1_OFFSET))
 428 #define MMDC_MPDGHWST2          ((MMDC_REGS_BASE + MMDC_MPDGHWST2_OFFSET))
 429 #define MMDC_MPDGHWST3          ((MMDC_REGS_BASE + MMDC_MPDGHWST3_OFFSET))
 430 #define MMDC_MPPDCMPR1          ((MMDC_REGS_BASE + MMDC_MPPDCMPR1_OFFSET))
 431 #define MMDC_MPPDCMPR2          ((MMDC_REGS_BASE + MMDC_MPPDCMPR2_OFFSET))
 432 #define MMDC_MPSWDAR            ((MMDC_REGS_BASE + MMDC_MPSWDAR_OFFSET))
 433 #define MMDC_MPSWDRDR0          ((MMDC_REGS_BASE + MMDC_MPSWDRDR0_OFFSET))
 434 #define MMDC_MPSWDRDR1          ((MMDC_REGS_BASE + MMDC_MPSWDRDR1_OFFSET))
 435 #define MMDC_MPSWDRDR2          ((MMDC_REGS_BASE + MMDC_MPSWDRDR2_OFFSET))
 436 #define MMDC_MPSWDRDR3          ((MMDC_REGS_BASE + MMDC_MPSWDRDR3_OFFSET))
 437 #define MMDC_MPSWDRDR4          ((MMDC_REGS_BASE + MMDC_MPSWDRDR4_OFFSET))
 438 #define MMDC_MPSWDRDR5          ((MMDC_REGS_BASE + MMDC_MPSWDRDR5_OFFSET))
 439 #define MMDC_MPSWDRDR6          ((MMDC_REGS_BASE + MMDC_MPSWDRDR6_OFFSET))
 440 #define MMDC_MPSWDRDR7          ((MMDC_REGS_BASE + MMDC_MPSWDRDR7_OFFSET))
 441 #define MMDC_MPMUR              ((MMDC_REGS_BASE + MMDC_MPMUR_OFFSET))
 442 #define MMDC_MPWRCADL           ((MMDC_REGS_BASE + MMDC_MPWRCADL_OFFSET))
 443 #define MMDC_MPDCCR             ((MMDC_REGS_BASE + MMDC_MPDCCR_OFFSET))
 444 #define MMDC_MPBC               ((MMDC_REGS_BASE + MMDC_MPBC_OFFSET))
 445 #define MMDC_MPSWDRAR           ((MMDC_REGS_BASE + MMDC_MPSWDRAR_OFFSET))
 446
 447 /* MMDC registers bit defines */
 448 #define MMDC_MDCTL_SDE_0                (31)
 449 #define MMDC_MDCTL_SDE_1                (30)
 450 #define MMDC_MDCTL_ROW                  (24)
 451 #define MMDC_MDCTL_COL                  (20)
 452 #define MMDC_MDCTL_BL                   (19)
 453 #define MMDC_MDCTL_DSIZ                 (16)
 454
 455 /* MDMISC */
 456 #define MMDC_MDMISC_CS0_RDY             (31)
 457 #define MMDC_MDMISC_CS1_RDY             (30)
 458 #define MMDC_MDMISC_CK1_DEL             (22)
 459 #define MMDC_MDMISC_CK1_GATING          (21)
 460 #define MMDC_MDMISC_CALIB_PER_CS        (20)
 461 #define MMDC_MDMISC_ADDR_MIRROR         (19)
 462 #define MMDC_MDMISC_LHD                 (18)
 463 #define MMDC_MDMISC_WALAT               (16)
 464 #define MMDC_MDMISC_BI                  (12)
 465 #define MMDC_MDMISC_LPDDR2_S            (11)
 466 #define MMDC_MDMISC_MIF3_MODE           (9)
 467 #define MMDC_MDMISC_RALAT               (6)
 468 #define MMDC_MDMISC_DDR_4_BANK          (5)
 469 #define MMDC_MDMISC_DDR_TYPE            (3)
 470 #define MMDC_MDMISC_RST                 (1)
 471
 472 /* MPWLGCR */
 473 #define MMDC_MPWLGCR_WL_HW_ERR          (8)
 474
 475 /* MDSCR */
 476 #define MMDC_MDSCR_CMD_ADDR_MSB         (24)
 477 #define MMDC_MDSCR_MR_OP                (24)
 478 #define MMDC_MDSCR_CMD_ADDR_LSB         (16)
 479 #define MMDC_MDSCR_MR_ADDR              (16)
 480 #define MMDC_MDSCR_CON_REQ              (15)
 481 #define MMDC_MDSCR_CON_ACK              (14)
 482 #define MMDC_MDSCR_MRR_READ_DATA_VALID  (10)
 483 #define MMDC_MDSCR_WL_EN                (9)
 484 #define MMDC_MDSCR_CMD                  (4)
 485 #define MMDC_MDSCR_CMD_CS               (3)
 486 #define MMDC_MDSCR_CMD_BA               (0)
 487
 488 /* MPZQHWCTRL */
 489 #define MMDC_MPZQHWCTRL_ZQ_HW_FOR       (16)
 490 #define MMDC_MPZQHWCTRL_ZQ_MODE         (0)
 491
 492 /* MPZQSWCTRL */
 493 #define MMDC_MPZQSWCTRL_ZQ_CMP_OUT_SMP  (16)
 494 #define MMDC_MPZQSWCTRL_USE_ZQ_SW_VAL   (13)
 495 #define MMDC_MPZQSWCTRL_ZQ_SW_PD        (12)
 496 #define MMDC_MPZQSWCTRL_ZQ_SW_PD_VAL    (7)
 497 #define MMDC_MPZQSWCTRL_ZQ_SW_PU_VAL    (2)
 498 #define MMDC_MPZQSWCTRL_ZQ_SW_RES       (1)
 499 #define MMDC_MPZQSWCTRL_ZQ_SW_FOR       (0)
 500
 501 /* MPDGCTRL0 */
 502 #define MMDC_MPDGCTRL0_RST_RD_FIFO      (31)
 503 #define MMDC_MPDGCTRL0_DG_CMP_CYC       (30)
 504 #define MMDC_MPDGCTRL0_DG_DIS           (29)
 505 #define MMDC_MPDGCTRL0_HW_DG_EN         (28)
 506 #define MMDC_MPDGCTRL0_HW_DG_ERR        (12)
 507
 508 /* MPRDDLHWCTL */
 509 #define MMDC_MPRDDLHWCTL_HW_RD_DL_CMP_CYC       (5)
 510 #define MMDC_MPRDDLHWCTL_HW_RD_DL_EN            (4)
 511 #define MMDC_MPRDDLHWCTL_HW_RD_DL_ERR           (0)
 512
 513 /* MPWRDLHWCTL */
 514 #define MMDC_MPWRDLHWCTL_HW_WR_DL_CMP_CYC       (5)
 515 #define MMDC_MPWRDLHWCTL_HW_WR_DL_EN            (4)
 516 #define MMDC_MPWRDLHWCTL_HW_WR_DL_ERR           (0)
 517
 518 /* MPSWDAR */
 519 #define MMDC_MPSWDAR_TEST_DUMMY_EN      (6)
 520 #define MMDC_MPSWDAR_SW_DUM_CMP3        (5)
 521 #define MMDC_MPSWDAR_SW_DUM_CMP2        (4)
 522 #define MMDC_MPSWDAR_SW_DUM_CMP1        (3)
 523 #define MMDC_MPSWDAR_SW_DUM_CMP0        (2)
 524 #define MMDC_MPSWDAR_SW_DUMMY_RD        (1)
 525 #define MMDC_MPSWDAR_SW_DUMMY_WR        (0)
 526
 527 /* MADPCR0 */
 528 #define MMDC_MADPCR0_SBS                (9)
 529 #define MMDC_MADPCR0_SBS_EN             (8)
 530
 531 /* MASBS1 */
 532 #define MMDC_MASBS1_SBS_VLD             (0)
 533 #define MMDC_MASBS1_SBS_TYPE            (1)
 534
 535 /* MDREF */
 536 #define MMDC_MDREF_REF_CNT              (16)
 537 #define MMDC_MDREF_REF_SEL              (14)
 538 #define MMDC_MDREF_REFR                 (11)
 539 #define MMDC_MDREF_START_REF            (0)
 540
 541 /* MPWLGCR */
 542 #define MMDC_MPWLGCR_HW_WL_EN           (0)
 543
 544 /* MPBC */
 545 #define MMDC_MPBC_BIST_DM_LP_EN         (0)
 546 #define MMDC_MPBC_BIST_CA0_LP_EN        (1)
 547 #define MMDC_MPBC_BIST_DQ0_LP_EN        (3)
 548 #define MMDC_MPBC_BIST_DQ1_LP_EN        (4)
 549 #define MMDC_MPBC_BIST_DQ2_LP_EN        (5)
 550 #define MMDC_MPBC_BIST_DQ3_LP_EN        (6)
 551
 552 /* MPMUR */
 553 #define MMDC_MPMUR_FRC_MSR              (11)
 554
 555 /* MPODTCTRL */
 556 #define MMDC_MPODTCTRL_ODT_RD_ACT_EN    (3)
 557 #define MMDC_MPODTCTRL_ODT_RD_PAS_EN    (2)
 558 #define MMDC_MPODTCTRL_ODT_WR_ACT_EN    (1)
 559 #define MMDC_MPODTCTRL_ODT_WR_PAS_EN    (0)
 560
 561 /* MAPSR */
 562 #define MMDC_MAPSR_DVACK                (25)
 563 #define MMDC_MAPSR_LPACK                (24)
 564 #define MMDC_MAPSR_DVFS                 (21)
 565 #define MMDC_MAPSR_LPMD                 (20)
 566
 567 /* MAARCR */
 568 #define MMDC_MAARCR_ARCR_EXC_ERR_EN     (28)
 569
 570 /* MPZQLP2CTL */
 571 #define MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQCS  (24)
 572 #define MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQCL  (16)
 573 #define MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQINIT        (0)
 574
 575 /* MDCFG3LP */
 576 #define MMDC_MDCFG3LP_tRC_LP            (16)
 577 #define MMDC_MDCFG3LP_tRCD_LP           (8)
 578 #define MMDC_MDCFG3LP_tRPpb_LP          (4)
 579 #define MMDC_MDCFG3LP_tRPab_LP          (0)
 580
 581 /* MDOR */
 582 #define MMDC_MDOR_tXPR                  (16)
 583 #define MMDC_MDOR_SDE_to_RST            (8)
 584 #define MMDC_MDOR_RST_to_CKE            (0)
 585
 586 /* MDCFG0 */
 587 #define MMDC_MDCFG0_tRFC                (24)
 588 #define MMDC_MDCFG0_tXS                 (16)
 589 #define MMDC_MDCFG0_tXP                 (13)
 590 #define MMDC_MDCFG0_tXPDLL              (9)
 591 #define MMDC_MDCFG0_tFAW                (4)
 592 #define MMDC_MDCFG0_tCL                 (0)
 593
 594 /* MDCFG1 */
 595 #define MMDC_MDCFG1_tRCD                (29)
 596 #define MMDC_MDCFG1_tRP                 (26)
 597 #define MMDC_MDCFG1_tRC                 (21)
 598 #define MMDC_MDCFG1_tRAS                (16)
 599 #define MMDC_MDCFG1_tRPA                (15)
 600 #define MMDC_MDCFG1_tWR                 (9)
 601 #define MMDC_MDCFG1_tMRD                (5)
 602 #define MMDC_MDCFG1_tCWL                (0)
 603
 604 /* MDCFG2 */
 605 #define MMDC_MDCFG2_tDLLK               (16)
 606 #define MMDC_MDCFG2_tRTP                (6)
 607 #define MMDC_MDCFG2_tWTR                (3)
 608 #define MMDC_MDCFG2_tRRD                (0)
 609
 610 /* MDRWD */
 611 #define MMDC_MDRWD_tDAI                 (16)
 612 #define MMDC_MDRWD_RTW_SAME             (12)
 613 #define MMDC_MDRWD_WTR_DIFF             (9)
 614 #define MMDC_MDRWD_WTW_DIFF             (6)
 615 #define MMDC_MDRWD_RTW_DIFF             (3)
 616 #define MMDC_MDRWD_RTR_DIFF             (0)
 617
 618 /* MDPDC */
 619 #define MMDC_MDPDC_PRCT_1               (28)
 620 #define MMDC_MDPDC_PRCT_0               (24)
 621 #define MMDC_MDPDC_tCKE                 (16)
 622 #define MMDC_MDPDC_PWDT_1               (12)
 623 #define MMDC_MDPDC_PWDT_0               (8)
 624 #define MMDC_MDPDC_SLOW_PD              (7)
 625 #define MMDC_MDPDC_BOTH_CS_PD           (6)
 626 #define MMDC_MDPDC_tCKSRX               (3)
 627 #define MMDC_MDPDC_tCKSRE               (0)
 628
 629 /* MDASP */
 630 #define MMDC_MDASP_CS0_END              (0)
 631
 632 /* MAEXIDR0 */
 633 #define MMDC_MAEXIDR0_EXC_ID_MONITOR1   (16)
 634 #define MMDC_MAEXIDR0_EXC_ID_MONITOR0   (0)
 635
 636 /* MAEXIDR1 */
 637 #define MMDC_MAEXIDR1_EXC_ID_MONITOR3   (16)
 638 #define MMDC_MAEXIDR1_EXC_ID_MONITOR2   (0)
 639
 640 /* MPWRDLCTL */
 641 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET3        (24)
 642 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET2        (16)
 643 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET1        (8)
 644 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET0        (0)
 645
 646 /* MPRDDLCTL */
 647 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET3        (24)
 648 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET2        (16)
 649 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET1        (8)
 650 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET0        (0)
 651
 652 /* MPWRDQBY0DL */
 653 #define MMDC_MPWRDQBY0DL_WR_DM0_DEL     (30)
 654 #define MMDC_MPWRDQBY0DL_WR_DQ7_DEL     (28)
 655 #define MMDC_MPWRDQBY0DL_WR_DQ6_DEL     (24)
 656 #define MMDC_MPWRDQBY0DL_WR_DQ5_DEL     (20)
 657 #define MMDC_MPWRDQBY0DL_WR_DQ4_DEL     (16)
 658 #define MMDC_MPWRDQBY0DL_WR_DQ3_DEL     (12)
 659 #define MMDC_MPWRDQBY0DL_WR_DQ2_DEL     (8)
 660 #define MMDC_MPWRDQBY0DL_WR_DQ1_DEL     (4)
 661 #define MMDC_MPWRDQBY0DL_WR_DQ0_DEL     (0)
 662
 663 /* MPWRDQBY1DL */
 664 #define MMDC_MPWRDQBY1DL_WR_DM1_DEL     (30)
 665 #define MMDC_MPWRDQBY1DL_WR_DQ15_DEL    (28)
 666 #define MMDC_MPWRDQBY1DL_WR_DQ14_DEL    (24)
 667 #define MMDC_MPWRDQBY1DL_WR_DQ13_DEL    (20)
 668 #define MMDC_MPWRDQBY1DL_WR_DQ12_DEL    (16)
 669 #define MMDC_MPWRDQBY1DL_WR_DQ11_DEL    (12)
 670 #define MMDC_MPWRDQBY1DL_WR_DQ10_DEL    (8)
 671 #define MMDC_MPWRDQBY1DL_WR_DQ9_DEL     (4)
 672 #define MMDC_MPWRDQBY1DL_WR_DQ8_DEL     (0)
 673
 674 /* MPWRDQBY2DL */
 675 #define MMDC_MPWRDQBY2DL_WR_DM2_DEL     (30)
 676 #define MMDC_MPWRDQBY2DL_WR_DQ23_DEL    (28)
 677 #define MMDC_MPWRDQBY2DL_WR_DQ22_DEL    (24)
 678 #define MMDC_MPWRDQBY2DL_WR_DQ21_DEL    (20)
 679 #define MMDC_MPWRDQBY2DL_WR_DQ20_DEL    (16)
 680 #define MMDC_MPWRDQBY2DL_WR_DQ19_DEL    (12)
 681 #define MMDC_MPWRDQBY2DL_WR_DQ18_DEL    (8)
 682 #define MMDC_MPWRDQBY2DL_WR_DQ17_DEL    (4)
 683 #define MMDC_MPWRDQBY2DL_WR_DQ16_DEL    (0)
 684
 685 /* MPWRDQBY3DL */
 686 #define MMDC_MPWRDQBY3DL_WR_DM3_DEL     (30)
 687 #define MMDC_MPWRDQBY3DL_WR_DQ31_DEL    (28)
 688 #define MMDC_MPWRDQBY3DL_WR_DQ30_DEL    (24)
 689 #define MMDC_MPWRDQBY3DL_WR_DQ29_DEL    (20)
 690 #define MMDC_MPWRDQBY3DL_WR_DQ28_DEL    (16)
 691 #define MMDC_MPWRDQBY3DL_WR_DQ27_DEL    (12)
 692 #define MMDC_MPWRDQBY3DL_WR_DQ26_DEL    (8)
 693 #define MMDC_MPWRDQBY3DL_WR_DQ25_DEL    (4)
 694 #define MMDC_MPWRDQBY3DL_WR_DQ24_DEL    (0)
 695
 696 /* Fields masks */
 697 #define MMDC_MDCTL_SDE_0_MASK   ((0x1 << MMDC_MDCTL_SDE_0))
 698 #define MMDC_MDCTL_SDE_1_MASK   ((0x1 << MMDC_MDCTL_SDE_1))
 699 #define MMDC_MDCTL_BL_MASK      ((0x1 << MMDC_MDCTL_BL))
 700 #define MMDC_MDCTL_ROW_MASK     ((0x7 << MMDC_MDCTL_ROW))
 701 #define MMDC_MDCTL_COL_MASK     ((0x7 << MMDC_MDCTL_COL))
 702 #define MMDC_MDCTL_DSIZ_MASK    ((0x3 << MMDC_MDCTL_DSIZ))
 703
 704 /* MDMISC */
 705 #define MMDC_MDMISC_CS0_RDY_MASK        ((0x1 << MMDC_MDMISC_CS0_RDY))
 706 #define MMDC_MDMISC_CS1_RDY_MASK        ((0x1 << MMDC_MDMISC_CS1_RDY))
 707 #define MMDC_MDMISC_CK1_DEL_MASK        ((0x3 << MMDC_MDMISC_CK1_DEL))
 708 #define MMDC_MDMISC_CK1_GATING_MASK     ((0x1 << MMDC_MDMISC_CK1_GATING))
 709 #define MMDC_MDMISC_CALIB_PER_CS_MASK   ((0x1 << MMDC_MDMISC_CALIB_PER_CS))
 710 #define MMDC_MDMISC_ADDR_MIRROR_MASK    ((0x1 << MMDC_MDMISC_ADDR_MIRROR))
 711 #define MMDC_MDMISC_LHD_MASK            ((0x1 << MMDC_MDMISC_LHD))
 712 #define MMDC_MDMISC_WALAT_MASK          ((0x3 << MMDC_MDMISC_WALAT))
 713 #define MMDC_MDMISC_BI_MASK             ((0x1 << MMDC_MDMISC_BI))
 714 #define MMDC_MDMISC_LPDDR2_S_MASK       ((0x1 << MMDC_MDMISC_LPDDR2_S))
 715 #define MMDC_MDMISC_MIF3_MODE_MASK      ((0x3 << MMDC_MDMISC_MIF3_MODE))
 716 #define MMDC_MDMISC_RALAT_MASK          ((0x7 << MMDC_MDMISC_RALAT))
 717 #define MMDC_MDMISC_DDR_4_BANK_MASK     ((0x1 << MMDC_MDMISC_DDR_4_BANK))
 718 #define MMDC_MDMISC_DDR_TYPE_MASK       ((0x3 << MMDC_MDMISC_DDR_TYPE))
 719 #define MMDC_MDMISC_RST_MASK            ((0x1 << MMDC_MDMISC_RST))
 720
 721 /* MPWLGCR */
 722 #define MMDC_MPWLGCR_WL_HW_ERR_MASK     ((0xf << MMDC_MPWLGCR_WL_HW_ERR))
 723
 724 /* MDSCR */
 725 #define MMDC_MDSCR_CMD_ADDR_MSB_MASK    ((0xff << MMDC_MDSCR_CMD_ADDR_MSB))
 726 #define MMDC_MDSCR_MR_OP_MASK           ((0xff << MMDC_MDSCR_MR_OP))
 727 #define MMDC_MDSCR_CMD_ADDR_LSB_MASK    ((0xff << MMDC_MDSCR_CMD_ADDR_LSB))
 728 #define MMDC_MDSCR_MR_ADDR_MASK         ((0xff << MMDC_MDSCR_MR_ADDR))
 729 #define MMDC_MDSCR_CON_REQ_MASK         ((0x1  << MMDC_MDSCR_CON_REQ))
 730 #define MMDC_MDSCR_CON_ACK_MASK         ((0x1  << MMDC_MDSCR_CON_ACK))
 731 #define MMDC_MDSCR_MRR_READ_DATA_VALID_MASK     ((0x1  << MMDC_MDSCR_MRR_READ_DATA_VALID))
 732 #define MMDC_MDSCR_WL_EN_MASK           ((0x1  << MMDC_MDSCR_WL_EN))
 733 #define MMDC_MDSCR_CMD_MASK             ((0x7  << MMDC_MDSCR_CMD))
 734 #define MMDC_MDSCR_CMD_CS_MASK          ((0x1  << MMDC_MDSCR_CMD_CS))
 735 #define MMDC_MDSCR_CMD_BA_MASK          ((0x7  << MMDC_MDSCR_CMD_BA))
 736
 737 /* MPZQHWCTRL */
 738 #define MMDC_MPZQHWCTRL_ZQ_HW_FOR_MASK  ((0x1 << MMDC_MPZQHWCTRL_ZQ_HW_FOR))
 739 #define MMDC_MPZQHWCTRL_ZQ_MODE_MASK    ((0x3 << MMDC_MPZQHWCTRL_ZQ_MODE))
 740
 741 /* MPZQSWCTRL */
 742 #define MMDC_MPZQSWCTRL_ZQ_CMP_OUT_SMP_MASK     ((0x3  << MMDC_MPZQSWCTRL_ZQ_CMP_OUT_SMP))
 743 #define MMDC_MPZQSWCTRL_USE_ZQ_SW_VAL_MASK      ((0x1  << MMDC_MPZQSWCTRL_USE_ZQ_SW_VAL))
 744 #define MMDC_MPZQSWCTRL_ZQ_SW_PD_MASK           ((0x1  << MMDC_MPZQSWCTRL_ZQ_SW_PD))
 745 #define MMDC_MPZQSWCTRL_ZQ_SW_PD_VAL_MASK       ((0x1f << MMDC_MPZQSWCTRL_ZQ_SW_PD_VAL))
 746 #define MMDC_MPZQSWCTRL_ZQ_SW_PU_VAL_MASK       ((0x1f << MMDC_MPZQSWCTRL_ZQ_SW_PU_VAL))
 747 #define MMDC_MPZQSWCTRL_ZQ_SW_RES_MASK          ((0x1  << MMDC_MPZQSWCTRL_ZQ_SW_RES))
 748 #define MMDC_MPZQSWCTRL_ZQ_SW_FOR_MASK          ((0x1  << MMDC_MPZQSWCTRL_ZQ_SW_FOR))
 749
 750 /* MPDGCTRL0 */
 751 #define MMDC_MPDGCTRL0_RST_RD_FIFO_MASK         ((0x1 << MMDC_MPDGCTRL0_RST_RD_FIFO))
 752 #define MMDC_MPDGCTRL0_DG_CMP_CYC_MASK          ((0x1 << MMDC_MPDGCTRL0_DG_CMP_CYC))
 753 #define MMDC_MPDGCTRL0_DG_DIS_MASK              ((0x1 << MMDC_MPDGCTRL0_DG_DIS))
 754 #define MMDC_MPDGCTRL0_HW_DG_EN_MASK            ((0x1 << MMDC_MPDGCTRL0_HW_DG_EN))
 755 #define MMDC_MPDGCTRL0_HW_DG_ERR_MASK           ((0x1 << MMDC_MPDGCTRL0_HW_DG_ERR))
 756
 757 /* MPRDDLHWCTL */
 758 #define MMDC_MPRDDLHWCTL_HW_RD_DL_CMP_CYC_MASK  ((0x1 << MMDC_MPRDDLHWCTL_HW_RD_DL_CMP_CYC))
 759 #define MMDC_MPRDDLHWCTL_HW_RD_DL_EN_MASK       ((0x1 << MMDC_MPRDDLHWCTL_HW_RD_DL_EN))
 760 #define MMDC_MPRDDLHWCTL_HW_RD_DL_ERR_MASK      ((0xf << MMDC_MPRDDLHWCTL_HW_RD_DL_ERR))
 761
 762 /* MPWRDLHWCTL */
 763 #define MMDC_MPWRDLHWCTL_HW_WR_DL_CMP_CYC_MASK  ((0x1 << MMDC_MPWRDLHWCTL_HW_WR_DL_CMP_CYC))
 764 #define MMDC_MPWRDLHWCTL_HW_WR_DL_EN_MASK       ((0x1 << MMDC_MPWRDLHWCTL_HW_WR_DL_EN))
 765 #define MMDC_MPWRDLHWCTL_HW_WR_DL_ERR_MASK      ((0xf << MMDC_MPWRDLHWCTL_HW_WR_DL_ERR))
 766
 767 /* MPSWDAR */
 768 #define MMDC_MPSWDAR_TEST_DUMMY_EN_MASK ((0x1 << MMDC_MPSWDAR_TEST_DUMMY_EN))
 769 #define MMDC_MPSWDAR_SW_DUM_CMP3_MASK   ((0x1 << MMDC_MPSWDAR_SW_DUM_CMP3))
 770 #define MMDC_MPSWDAR_SW_DUM_CMP2_MASK   ((0x1 << MMDC_MPSWDAR_SW_DUM_CMP2))
 771 #define MMDC_MPSWDAR_SW_DUM_CMP1_MASK   ((0x1 << MMDC_MPSWDAR_SW_DUM_CMP1))
 772 #define MMDC_MPSWDAR_SW_DUM_CMP0_MASK   ((0x1 << MMDC_MPSWDAR_SW_DUM_CMP0))
 773 #define MMDC_MPSWDAR_SW_DUMMY_RD_MASK   ((0x1 << MMDC_MPSWDAR_SW_DUMMY_RD))
 774 #define MMDC_MPSWDAR_SW_DUMMY_WR_MASK   ((0x1 << MMDC_MPSWDAR_SW_DUMMY_WR))
 775
 776 /* MADPCR0 */
 777 #define MMDC_MADPCR0_SBS_MASK           ((0x1 << MMDC_MADPCR0_SBS))
 778 #define MMDC_MADPCR0_SBS_EN_MASK        ((0x1 << MMDC_MADPCR0_SBS_EN))
 779
 780 /* MASBS1 */
 781 #define MMDC_MASBS1_SBS_VLD_MASK        ((0x1 << MMDC_MASBS1_SBS_VLD))
 782 #define MMDC_MASBS1_SBS_TYPE_MASK       ((0x1 << MMDC_MASBS1_SBS_TYPE))
 783
 784 /* MDREF */
 785 #define MMDC_MDREF_REF_CNT_MASK         ((0xffff << MMDC_MDREF_REF_CNT))
 786 #define MMDC_MDREF_REF_SEL_MASK         ((0x3    << MMDC_MDREF_REF_SEL))
 787 #define MMDC_MDREF_REFR_MASK            ((0x7    << MMDC_MDREF_REFR))
 788 #define MMDC_MDREF_START_REF_MASK       ((0x1    << MMDC_MDREF_START_REF))
 789
 790 /* MPWLGCR */
 791 #define MMDC_MPWLGCR_HW_WL_EN_MASK      ((0x1 << MMDC_MPWLGCR_HW_WL_EN))
 792
 793 /* MPBC */
 794 #define MMDC_MPBC_BIST_DM_LP_EN_MASK    ((0x1 << MMDC_MPBC_BIST_DM_LP_EN))
 795 #define MMDC_MPBC_BIST_CA0_LP_EN_MASK   ((0x1 << MMDC_MPBC_BIST_CA0_LP_EN))
 796 #define MMDC_MPBC_BIST_DQ0_LP_EN_MASK   ((0x1 << MMDC_MPBC_BIST_DQ0_LP_EN))
 797 #define MMDC_MPBC_BIST_DQ1_LP_EN_MASK   ((0x1 << MMDC_MPBC_BIST_DQ1_LP_EN))
 798 #define MMDC_MPBC_BIST_DQ2_LP_EN_MASK   ((0x1 << MMDC_MPBC_BIST_DQ2_LP_EN))
 799 #define MMDC_MPBC_BIST_DQ3_LP_EN_MASK   ((0x1 << MMDC_MPBC_BIST_DQ3_LP_EN))
 800 #define MMDC_MPBC_BIST_DQ_LP_EN_MASK    ((0xf << MMDC_MPBC_BIST_DQ0_LP_EN))
 801
 802 /* MPMUR */
 803 #define MMDC_MPMUR_FRC_MSR_MASK         ((0x1 << MMDC_MPMUR_FRC_MSR))
 804
 805 /* MPODTCTRL */
 806 #define MMDC_MPODTCTRL_ODT_RD_ACT_EN_MASK       ((0x1 << MMDC_MPODTCTRL_ODT_RD_ACT_EN))
 807 #define MMDC_MPODTCTRL_ODT_RD_PAS_EN_MASK       ((0x1 << MMDC_MPODTCTRL_ODT_RD_PAS_EN))
 808 #define MMDC_MPODTCTRL_ODT_WR_ACT_EN_MASK       ((0x1 << MMDC_MPODTCTRL_ODT_WR_ACT_EN))
 809 #define MMDC_MPODTCTRL_ODT_WR_PAS_EN_MASK       ((0x1 << MMDC_MPODTCTRL_ODT_WR_PAS_EN))
 810
 811 /* MAPSR */
 812 #define MMDC_MAPSR_DVACK_MASK           ((0x1 << MMDC_MAPSR_DVACK))
 813 #define MMDC_MAPSR_LPACK_MASK           ((0x1 << MMDC_MAPSR_LPACK))
 814 #define MMDC_MAPSR_DVFS_MASK            ((0x1 << MMDC_MAPSR_DVFS))
 815 #define MMDC_MAPSR_LPMD_MASK            ((0x1 << MMDC_MAPSR_LPMD))
 816
 817 /* MAARCR */
 818 #define MMDC_MAARCR_ARCR_EXC_ERR_EN_MASK        ((0x1 << MMDC_MAARCR_ARCR_EXC_ERR_EN))
 819
 820 /* MPZQLP2CTL */
 821 #define MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQCS_MASK     ((0x7f  << MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQCS))
 822 #define MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQCL_MASK     ((0xff  << MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQCL))
 823 #define MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQINIT_MASK   ((0x1ff << MMDC_MPZQLP2CTL_ZQ_LP2_HW_ZQINIT))
 824
 825 /* MDCFG3LP */
 826 #define MMDC_MDCFG3LP_tRC_LP_MASK       ((0x3f  << MMDC_MDCFG3LP_tRC_LP))
 827 #define MMDC_MDCFG3LP_tRCD_LP_MASK      ((0xf   << MMDC_MDCFG3LP_tRCD_LP))
 828 #define MMDC_MDCFG3LP_tRPpb_LP_MASK     ((0xf   << MMDC_MDCFG3LP_tRPpb_LP))
 829 #define MMDC_MDCFG3LP_tRPab_LP_MASK     ((0xf   << MMDC_MDCFG3LP_tRPab_LP))
 830
 831 /* MDOR */
 832 #define MMDC_MDOR_tXPR_MASK             ((0xff  << MMDC_MDOR_tXPR))
 833 #define MMDC_MDOR_SDE_to_RST_MASK       ((0x3f  << MMDC_MDOR_SDE_to_RST))
 834 #define MMDC_MDOR_RST_to_CKE_MASK       ((0x3f  << MMDC_MDOR_RST_to_CKE))
 835
 836 /* MDCFG0 */
 837 #define MMDC_MDCFG0_tRFC_MASK           ((0xff  << MMDC_MDCFG0_tRFC))
 838 #define MMDC_MDCFG0_tXS_MASK            ((0xff  << MMDC_MDCFG0_tXS))
 839 #define MMDC_MDCFG0_tXP_MASK            ((0x7   << MMDC_MDCFG0_tXP))
 840 #define MMDC_MDCFG0_tXPDLL_MASK         ((0xf   << MMDC_MDCFG0_tXPDLL))
 841 #define MMDC_MDCFG0_tFAW_MASK           ((0x1f  << MMDC_MDCFG0_tFAW))
 842 #define MMDC_MDCFG0_tCL_MASK            ((0xf   << MMDC_MDCFG0_tCL))
 843
 844 /* MDCFG1 */
 845 #define MMDC_MDCFG1_tRCD_MASK           ((0x7   << MMDC_MDCFG1_tRCD))
 846 #define MMDC_MDCFG1_tRP_MASK            ((0x7   << MMDC_MDCFG1_tRP))
 847 #define MMDC_MDCFG1_tRC_MASK            ((0x1f  << MMDC_MDCFG1_tRC))
 848 #define MMDC_MDCFG1_tRAS_MASK           ((0x1f  << MMDC_MDCFG1_tRAS))
 849 #define MMDC_MDCFG1_tRPA_MASK           ((0x1   << MMDC_MDCFG1_tRPA))
 850 #define MMDC_MDCFG1_tWR_MASK            ((0x7   << MMDC_MDCFG1_tWR))
 851 #define MMDC_MDCFG1_tMRD_MASK           ((0xf   << MMDC_MDCFG1_tMRD))
 852 #define MMDC_MDCFG1_tCWL_MASK           ((0x7   << MMDC_MDCFG1_tCWL))
 853
 854 /* MDCFG2 */
 855 #define MMDC_MDCFG2_tDLLK_MASK          ((0x1ff << MMDC_MDCFG2_tDLLK))
 856 #define MMDC_MDCFG2_tRTP_MASK           ((0x7   << MMDC_MDCFG2_tRTP))
 857 #define MMDC_MDCFG2_tWTR_MASK           ((0x7   << MMDC_MDCFG2_tWTR))
 858 #define MMDC_MDCFG2_tRRD_MASK           ((0x7   << MMDC_MDCFG2_tRRD))
 859
 860 /* MDRWD */
 861 #define MMDC_MDRWD_tDAI_MASK            ((0x1fff << MMDC_MDRWD_tDAI))
 862 #define MMDC_MDRWD_RTW_SAME_MASK        ((0x7    << MMDC_MDRWD_RTW_SAME))
 863 #define MMDC_MDRWD_WTR_DIFF_MASK        ((0x7    << MMDC_MDRWD_WTR_DIFF))
 864 #define MMDC_MDRWD_WTW_DIFF_MASK        ((0x7    << MMDC_MDRWD_WTW_DIFF))
 865 #define MMDC_MDRWD_RTW_DIFF_MASK        ((0x7    << MMDC_MDRWD_RTW_DIFF))
 866 #define MMDC_MDRWD_RTR_DIFF_MASK        ((0x7    << MMDC_MDRWD_RTR_DIFF))
 867
 868 /* MDPDC */
 869 #define MMDC_MDPDC_PRCT_1_MASK          ((0x7    << MMDC_MDPDC_PRCT_1))
 870 #define MMDC_MDPDC_PRCT_0_MASK          ((0x7    << MMDC_MDPDC_PRCT_0))
 871 #define MMDC_MDPDC_tCKE_MASK            ((0x7    << MMDC_MDPDC_tCKE))
 872 #define MMDC_MDPDC_PWDT_1_MASK          ((0xf    << MMDC_MDPDC_PWDT_1))
 873 #define MMDC_MDPDC_PWDT_0_MASK          ((0xf    << MMDC_MDPDC_PWDT_0))
 874 #define MMDC_MDPDC_SLOW_PD_MASK         ((0x1    << MMDC_MDPDC_SLOW_PD))
 875 #define MMDC_MDPDC_BOTH_CS_PD_MASK      ((0x1    << MMDC_MDPDC_BOTH_CS_PD))
 876 #define MMDC_MDPDC_tCKSRX_MASK          ((0x7    << MMDC_MDPDC_tCKSRX))
 877 #define MMDC_MDPDC_tCKSRE_MASK          ((0x7    << MMDC_MDPDC_tCKSRE))
 878
 879 /* MDASP */
 880 #define MMDC_MDASP_CS0_END_MASK         ((0x7f << MMDC_MDASP_CS0_END))
 881
 882 /* MAEXIDR0 */
 883 #define MMDC_MAEXIDR0_EXC_ID_MONITOR1_MASK      ((0xffff << MMDC_MAEXIDR0_EXC_ID_MONITOR1))
 884 #define MMDC_MAEXIDR0_EXC_ID_MONITOR0_MASK      ((0xffff << MMDC_MAEXIDR0_EXC_ID_MONITOR0))
 885
 886 /* MAEXIDR1 */
 887 #define MMDC_MAEXIDR1_EXC_ID_MONITOR3_MASK      ((0xffff << MMDC_MAEXIDR1_EXC_ID_MONITOR3))
 888 #define MMDC_MAEXIDR1_EXC_ID_MONITOR2_MASK      ((0xffff << MMDC_MAEXIDR1_EXC_ID_MONITOR2))
 889
 890 /* MPWRDLCTL */
 891 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET3_MASK   ((0x7f << MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET3))
 892 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET2_MASK   ((0x7f << MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET2))
 893 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET1_MASK   ((0x7f << MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET1))
 894 #define MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET0_MASK   ((0x7f << MMDC_MPWRDLCTL_WR_DL_ABS_OFFSET0))
 895
 896 /* MPRDDLCTL */
 897 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET3_MASK   ((0x7f << MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET3))
 898 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET2_MASK   ((0x7f << MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET2))
 899 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET1_MASK   ((0x7f << MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET1))
 900 #define MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET0_MASK   ((0x7f << MMDC_MPRDDLCTL_RD_DL_ABS_OFFSET0))
 901
 902 /* MPWRDQBY0DL */
 903 #define MMDC_MPWRDQBY0DL_WR_DM0_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DM0_DEL))
 904 #define MMDC_MPWRDQBY0DL_WR_DQ7_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ7_DEL))
 905 #define MMDC_MPWRDQBY0DL_WR_DQ6_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ6_DEL))
 906 #define MMDC_MPWRDQBY0DL_WR_DQ5_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ5_DEL))
 907 #define MMDC_MPWRDQBY0DL_WR_DQ4_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ4_DEL))
 908 #define MMDC_MPWRDQBY0DL_WR_DQ3_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ3_DEL))
 909 #define MMDC_MPWRDQBY0DL_WR_DQ2_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ2_DEL))
 910 #define MMDC_MPWRDQBY0DL_WR_DQ1_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ1_DEL))
 911 #define MMDC_MPWRDQBY0DL_WR_DQ0_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY0DL_WR_DQ0_DEL))
 912
 913 /* MPWRDQBY1DL */
 914 #define MMDC_MPWRDQBY1DL_WR_DM1_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY1DL_WR_DM1_DEL))
 915 #define MMDC_MPWRDQBY1DL_WR_DQ15_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ15_DEL))
 916 #define MMDC_MPWRDQBY1DL_WR_DQ14_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ14_DEL))
 917 #define MMDC_MPWRDQBY1DL_WR_DQ13_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ13_DEL))
 918 #define MMDC_MPWRDQBY1DL_WR_DQ12_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ12_DEL))
 919 #define MMDC_MPWRDQBY1DL_WR_DQ11_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ11_DEL))
 920 #define MMDC_MPWRDQBY1DL_WR_DQ10_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ10_DEL))
 921 #define MMDC_MPWRDQBY1DL_WR_DQ9_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ9_DEL))
 922 #define MMDC_MPWRDQBY1DL_WR_DQ8_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY1DL_WR_DQ8_DEL))
 923
 924 /* MPWRDQBY2DL */
 925 #define MMDC_MPWRDQBY2DL_WR_DM2_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY2DL_WR_DM2_DEL))
 926 #define MMDC_MPWRDQBY2DL_WR_DQ23_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ23_DEL))
 927 #define MMDC_MPWRDQBY2DL_WR_DQ22_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ22_DEL))
 928 #define MMDC_MPWRDQBY2DL_WR_DQ21_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ21_DEL))
 929 #define MMDC_MPWRDQBY2DL_WR_DQ20_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ20_DEL))
 930 #define MMDC_MPWRDQBY2DL_WR_DQ19_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ19_DEL))
 931 #define MMDC_MPWRDQBY2DL_WR_DQ18_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ18_DEL))
 932 #define MMDC_MPWRDQBY2DL_WR_DQ17_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ17_DEL))
 933 #define MMDC_MPWRDQBY2DL_WR_DQ16_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY2DL_WR_DQ16_DEL))
 934
 935 /* MPWRDQBY3DL */
 936 #define MMDC_MPWRDQBY3DL_WR_DM3_DEL_MASK        ((0x3f  << MMDC_MPWRDQBY3DL_WR_DM3_DEL))
 937 #define MMDC_MPWRDQBY3DL_WR_DQ31_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ31_DEL))
 938 #define MMDC_MPWRDQBY3DL_WR_DQ30_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ30_DEL))
 939 #define MMDC_MPWRDQBY3DL_WR_DQ29_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ29_DEL))
 940 #define MMDC_MPWRDQBY3DL_WR_DQ28_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ28_DEL))
 941 #define MMDC_MPWRDQBY3DL_WR_DQ27_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ27_DEL))
 942 #define MMDC_MPWRDQBY3DL_WR_DQ26_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ26_DEL))
 943 #define MMDC_MPWRDQBY3DL_WR_DQ25_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ25_DEL))
 944 #define MMDC_MPWRDQBY3DL_WR_DQ24_DEL_MASK       ((0x3f  << MMDC_MPWRDQBY3DL_WR_DQ24_DEL))
 945
 946 #define SNVS_LPCR_DPEN                          (0x20)
 947 #define SNVS_LPCR_SRTC_ENV                      (0x1)
 948
 949 #define SRC_BASE_ADDR                   CMC1_RBASE
 950 #define IRAM_BASE_ADDR                  OCRAM_0_BASE
 951 #define IOMUXC_BASE_ADDR                IOMUXC1_RBASE
 952
 953 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
 954
 955 #include <asm/types.h>
 956
 957 struct fuse_word {
 958         u32     fuse;
 959         u32     rsvd[3];
 960 };
 961
 962 struct ocotp_regs {
 963         u32     ctrl;
 964         u32     ctrl_set;
 965         u32     ctrl_clr;
 966         u32     ctrl_tog;
 967         u32     pdn;
 968         u32     rsvd0[3];
 969         u32     data;
 970         u32     rsvd1[3];
 971         u32     read_ctrl;
 972         u32     rsvd2[3];
 973         u32     read_fuse_data;
 974         u32     rsvd3[3];
 975         u32     sw_sticky;
 976         u32     rsvd4[3];
 977         u32     scs;
 978         u32     scs_set;
 979         u32     scs_clr;
 980         u32     scs_tog;
 981         u32     out_status;
 982         u32     out_status_set;
 983         u32     out_status_clr;
 984         u32     out_status_tog;
 985         u32     startword;
 986         u32     rsvd5[3];
 987         u32     version;
 988         u32     rsvd6[19];
 989         struct  fuse_word mem_repair[8];
 990         u32     rsvd7[0xa8];
 991
 992         /* fuse banks */
 993         struct fuse_bank {
 994                 u32     fuse_regs[0x20];
 995         } bank[0];
 996 };
 997
 998 struct fuse_bank1_regs {
 999         u32     lock0;
1000         u32     rsvd0[3];
1001         u32     lock1;
1002         u32     rsvd1[3];
1003         u32     lock2;
1004         u32     rsvd2[3];
1005         u32     cfg0;
1006         u32     rsvd3[3];
1007         u32     cfg1;
1008         u32     rsvd4[3];
1009         u32     cfg2;
1010         u32     rsvd5[3];
1011         u32     cfg3;
1012         u32     rsvd6[3];
1013         u32     cfg4;
1014         u32     rsvd7[3];
1015 };
1016
1017 struct fuse_bank2_regs {
1018         struct fuse_word boot[8];
1019 };
1020
1021 struct fuse_bank3_regs {
1022         u32     mem0;
1023         u32     rsvd0[3];
1024         u32     mem1;
1025         u32     rsvd1[3];
1026         u32     mem2;
1027         u32     rsvd2[3];
1028         u32     mem3;
1029         u32     rsvd3[3];
1030         u32     ana0;
1031         u32     rsvd4[3];
1032         u32     ana1;
1033         u32     rsvd5[3];
1034         u32     ana2;
1035         u32     rsvd6[3];
1036         u32     ana3;
1037         u32     rsvd7[3];
1038 };
1039
1040 struct fuse_bank7_regs {
1041         u32     sjc_resp0;
1042         u32     rsvd0[3];
1043         u32     sjc_resp1;
1044         u32     rsvd1[3];
1045         u32     gp0;
1046         u32     rsvd2[3];
1047         u32     gp1;
1048         u32     rsvd3[3];
1049         u32     gp2;
1050         u32     rsvd4[3];
1051         u32     gp3;
1052         u32     rsvd5[3];
1053         u32     gp4;
1054         u32     rsvd6[3];
1055         u32     gp5;
1056         u32     rsvd7[3];
1057 };
1058
1059 struct usbphy_regs {
1060         u32     usbphy_pwd;                     /* 0x000 */
1061         u32     usbphy_pwd_set;                 /* 0x004 */
1062         u32     usbphy_pwd_clr;                 /* 0x008 */
1063         u32     usbphy_pwd_tog;                 /* 0x00c */
1064         u32     usbphy_tx;                      /* 0x010 */
1065         u32     usbphy_tx_set;                  /* 0x014 */
1066         u32     usbphy_tx_clr;                  /* 0x018 */
1067         u32     usbphy_tx_tog;                  /* 0x01c */
1068         u32     usbphy_rx;                      /* 0x020 */
1069         u32     usbphy_rx_set;                  /* 0x024 */
1070         u32     usbphy_rx_clr;                  /* 0x028 */
1071         u32     usbphy_rx_tog;                  /* 0x02c */
1072         u32     usbphy_ctrl;                    /* 0x030 */
1073         u32     usbphy_ctrl_set;                /* 0x034 */
1074         u32     usbphy_ctrl_clr;                /* 0x038 */
1075         u32     usbphy_ctrl_tog;                /* 0x03c */
1076         u32     usbphy_status;                  /* 0x040 */
1077         u32     reserved0[3];
1078         u32     usbphy_debug0;                  /* 0x050 */
1079         u32     usbphy_debug0_set;              /* 0x054 */
1080         u32     usbphy_debug0_clr;              /* 0x058 */
1081         u32     usbphy_debug0_tog;              /* 0x05c */
1082         u32     reserved1[4];
1083         u32     usbphy_debug1;                  /* 0x070 */
1084         u32     usbphy_debug1_set;              /* 0x074 */
1085         u32     usbphy_debug1_clr;              /* 0x078 */
1086         u32     usbphy_debug1_tog;              /* 0x07c */
1087         u32     usbphy_version;                 /* 0x080 */
1088         u32     reserved2[7];
1089         u32     usb1_pll_480_ctrl;              /* 0x0a0 */
1090         u32     usb1_pll_480_ctrl_set;          /* 0x0a4 */
1091         u32     usb1_pll_480_ctrl_clr;          /* 0x0a8 */
1092         u32     usb1_pll_480_ctrl_tog;          /* 0x0ac */
1093         u32     reserved3[4];
1094         u32     usb1_vbus_detect;               /* 0xc0 */
1095         u32     usb1_vbus_detect_set;           /* 0xc4 */
1096         u32     usb1_vbus_detect_clr;           /* 0xc8 */
1097         u32     usb1_vbus_detect_tog;           /* 0xcc */
1098         u32     usb1_vbus_det_stat;             /* 0xd0 */
1099         u32     reserved4[3];
1100         u32     usb1_chrg_detect;               /* 0xe0 */
1101         u32     usb1_chrg_detect_set;           /* 0xe4 */
1102         u32     usb1_chrg_detect_clr;           /* 0xe8 */
1103         u32     usb1_chrg_detect_tog;           /* 0xec */
1104         u32     usb1_chrg_det_stat;             /* 0xf0 */
1105         u32     reserved5[3];
1106         u32     usbphy_anactrl;                 /* 0x100 */
1107         u32     usbphy_anactrl_set;             /* 0x104 */
1108         u32     usbphy_anactrl_clr;             /* 0x108 */
1109         u32     usbphy_anactrl_tog;             /* 0x10c */
1110         u32     usb1_loopback;                  /* 0x110 */
1111         u32     usb1_loopback_set;              /* 0x114 */
1112         u32     usb1_loopback_clr;              /* 0x118 */
1113         u32     usb1_loopback_tog;              /* 0x11c */
1114         u32     usb1_loopback_hsfscnt;          /* 0x120 */
1115         u32     usb1_loopback_hsfscnt_set;      /* 0x124 */
1116         u32     usb1_loopback_hsfscnt_clr;      /* 0x128 */
1117         u32     usb1_loopback_hsfscnt_tog;      /* 0x12c */
1118         u32     usphy_trim_override_en;         /* 0x130 */
1119         u32     usphy_trim_override_en_set;     /* 0x134 */
1120         u32     usphy_trim_override_en_clr;     /* 0x138 */
1121         u32     usphy_trim_override_en_tog;     /* 0x13c */
1122         u32     usb1_pfda_ctrl1;                /* 0x140 */
1123         u32     usb1_pfda_ctrl1_set;            /* 0x144 */
1124         u32     usb1_pfda_ctrl1_clr;            /* 0x148 */
1125         u32     usb1_pfda_ctrl1_tog;            /* 0x14c */
1126 };
1127
1128 struct bootrom_sw_info {
1129         u8 reserved_1;
1130         u8 boot_dev_instance;
1131         u8 boot_dev_type;
1132         u8 reserved_2;
1133         u32 core_freq;
1134         u32 axi_freq;
1135         u32 ddr_freq;
1136         u32 rom_tick_freq;
1137         u32 reserved_3[3];
1138 };
1139
1140 #define is_boot_from_usb(void)          (!(readl(USB_PHY0_BASE_ADDR) & (1<<20)))
1141 #define disconnect_from_pc(void)        writel(0x0, USBOTG0_RBASE + 0x140)
1142
1143 #endif
1144
1145 #endif /* _MX7ULP_REGS_H_*/