arch/arm/include/asm/arch-davinci/hardware.h

   1 /*
   2  * Copyright (C) 2007 Sergey Kubushyn <ksi@koi8.net>
   3  *
   4  * Based on:
   5  *
   6  * -------------------------------------------------------------------------
   7  *
   8  *  linux/include/asm-arm/arch-davinci/hardware.h
   9  *
  10  *  Copyright (C) 2006 Texas Instruments.
  11  *
  12  *  This program is free software; you can redistribute  it and/or modify it
  13  *  under  the terms of  the GNU General  Public License as published by the
  14  *  Free Software Foundation;  either version 2 of the  License, or (at your
  15  *  option) any later version.
  16  *
  17  *  THIS  SOFTWARE  IS PROVIDED   ``AS  IS'' AND   ANY  EXPRESS OR IMPLIED
  18  *  WARRANTIES,   INCLUDING, BUT NOT  LIMITED  TO, THE IMPLIED WARRANTIES OF
  19  *  MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
  20  *  NO  EVENT  SHALL   THE AUTHOR  BE    LIABLE FOR ANY   DIRECT, INDIRECT,
  21  *  INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  22  *  NOT LIMITED   TO, PROCUREMENT OF  SUBSTITUTE GOODS  OR SERVICES; LOSS OF
  23  *  USE, DATA,  OR PROFITS; OR  BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  24  *  ANY THEORY OF LIABILITY, WHETHER IN  CONTRACT, STRICT LIABILITY, OR TORT
  25  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  26  *  THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  27  *
  28  *  You should have received a copy of the  GNU General Public License along
  29  *  with this program; if not, write  to the Free Software Foundation, Inc.,
  30  *  675 Mass Ave, Cambridge, MA 02139, USA.
  31  *
  32  */
  33 #ifndef __ASM_ARCH_HARDWARE_H
  34 #define __ASM_ARCH_HARDWARE_H
  35
  36 #include <config.h>
  37 #include <asm/sizes.h>
  38
  39 #define REG(addr)       (*(volatile unsigned int *)(addr))
  40 #define REG_P(addr)     ((volatile unsigned int *)(addr))
  41
  42 typedef volatile unsigned int   dv_reg;
  43 typedef volatile unsigned int * dv_reg_p;
  44
  45 /*
  46  * Base register addresses
  47  *
  48  * NOTE:  some of these DM6446-specific addresses DO NOT WORK
  49  * on other DaVinci chips.  Double check them before you try
  50  * using the addresses ... or PSC module identifiers, etc.
  51  */
  52 #ifndef CONFIG_SOC_DA8XX
  53
  54 #define DAVINCI_DMA_3PCC_BASE                   (0x01c00000)
  55 #define DAVINCI_DMA_3PTC0_BASE                  (0x01c10000)
  56 #define DAVINCI_DMA_3PTC1_BASE                  (0x01c10400)
  57 #define DAVINCI_UART0_BASE                      (0x01c20000)
  58 #define DAVINCI_UART1_BASE                      (0x01c20400)
  59 #define DAVINCI_I2C_BASE                        (0x01c21000)
  60 #define DAVINCI_TIMER0_BASE                     (0x01c21400)
  61 #define DAVINCI_TIMER1_BASE                     (0x01c21800)
  62 #define DAVINCI_WDOG_BASE                       (0x01c21c00)
  63 #define DAVINCI_PWM0_BASE                       (0x01c22000)
  64 #define DAVINCI_PWM1_BASE                       (0x01c22400)
  65 #define DAVINCI_PWM2_BASE                       (0x01c22800)
  66 #define DAVINCI_SYSTEM_MODULE_BASE              (0x01c40000)
  67 #define DAVINCI_PLL_CNTRL0_BASE                 (0x01c40800)
  68 #define DAVINCI_PLL_CNTRL1_BASE                 (0x01c40c00)
  69 #define DAVINCI_PWR_SLEEP_CNTRL_BASE            (0x01c41000)
  70 #define DAVINCI_ARM_INTC_BASE                   (0x01c48000)
  71 #define DAVINCI_USB_OTG_BASE                    (0x01c64000)
  72 #define DAVINCI_CFC_ATA_BASE                    (0x01c66000)
  73 #define DAVINCI_SPI_BASE                        (0x01c66800)
  74 #define DAVINCI_GPIO_BASE                       (0x01c67000)
  75 #define DAVINCI_VPSS_REGS_BASE                  (0x01c70000)
  76 #if !defined(CONFIG_SOC_DM646X)
  77 #define DAVINCI_ASYNC_EMIF_DATA_CE0_BASE        (0x02000000)
  78 #define DAVINCI_ASYNC_EMIF_DATA_CE1_BASE        (0x04000000)
  79 #define DAVINCI_ASYNC_EMIF_DATA_CE2_BASE        (0x06000000)
  80 #define DAVINCI_ASYNC_EMIF_DATA_CE3_BASE        (0x08000000)
  81 #endif
  82 #define DAVINCI_DDR_BASE                        (0x80000000)
  83
  84 #ifdef CONFIG_SOC_DM644X
  85 #define DAVINCI_UART2_BASE                      0x01c20800
  86 #define DAVINCI_UHPI_BASE                       0x01c67800
  87 #define DAVINCI_EMAC_CNTRL_REGS_BASE            0x01c80000
  88 #define DAVINCI_EMAC_WRAPPER_CNTRL_REGS_BASE    0x01c81000
  89 #define DAVINCI_EMAC_WRAPPER_RAM_BASE           0x01c82000
  90 #define DAVINCI_MDIO_CNTRL_REGS_BASE            0x01c84000
  91 #define DAVINCI_IMCOP_BASE                      0x01cc0000
  92 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x01e00000
  93 #define DAVINCI_VLYNQ_BASE                      0x01e01000
  94 #define DAVINCI_ASP_BASE                        0x01e02000
  95 #define DAVINCI_MMC_SD_BASE                     0x01e10000
  96 #define DAVINCI_MS_BASE                         0x01e20000
  97 #define DAVINCI_VLYNQ_REMOTE_BASE               0x0c000000
  98
  99 #elif defined(CONFIG_SOC_DM355)
 100 #define DAVINCI_MMC_SD1_BASE                    0x01e00000
 101 #define DAVINCI_ASP0_BASE                       0x01e02000
 102 #define DAVINCI_ASP1_BASE                       0x01e04000
 103 #define DAVINCI_UART2_BASE                      0x01e06000
 104 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x01e10000
 105 #define DAVINCI_MMC_SD0_BASE                    0x01e11000
 106
 107 #elif defined(CONFIG_SOC_DM365)
 108 #define DAVINCI_MMC_SD1_BASE                    0x01d00000
 109 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x01d10000
 110 #define DAVINCI_MMC_SD0_BASE                    0x01d11000
 111
 112 #elif defined(CONFIG_SOC_DM646X)
 113 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x20008000
 114 #define DAVINCI_ASYNC_EMIF_DATA_CE0_BASE        0x42000000
 115 #define DAVINCI_ASYNC_EMIF_DATA_CE1_BASE        0x44000000
 116 #define DAVINCI_ASYNC_EMIF_DATA_CE2_BASE        0x46000000
 117 #define DAVINCI_ASYNC_EMIF_DATA_CE3_BASE        0x48000000
 118
 119 #endif
 120
 121 #else /* CONFIG_SOC_DA8XX */
 122
 123 #define DAVINCI_UART0_BASE                      0x01c42000
 124 #define DAVINCI_UART1_BASE                      0x01d0c000
 125 #define DAVINCI_UART2_BASE                      0x01d0d000
 126 #define DAVINCI_I2C0_BASE                       0x01c22000
 127 #define DAVINCI_I2C1_BASE                       0x01e28000
 128 #define DAVINCI_TIMER0_BASE                     0x01c20000
 129 #define DAVINCI_TIMER1_BASE                     0x01c21000
 130 #define DAVINCI_WDOG_BASE                       0x01c21000
 131 #define DAVINCI_RTC_BASE                        0x01c23000
 132 #define DAVINCI_PLL_CNTRL0_BASE                 0x01c11000
 133 #define DAVINCI_PLL_CNTRL1_BASE                 0x01e1a000
 134 #define DAVINCI_PSC0_BASE                       0x01c10000
 135 #define DAVINCI_PSC1_BASE                       0x01e27000
 136 #define DAVINCI_SPI0_BASE                       0x01c41000
 137 #define DAVINCI_USB_OTG_BASE                    0x01e00000
 138 #define DAVINCI_SPI1_BASE                       (cpu_is_da830() ? \
 139                                                 0x01e12000 : 0x01f0e000)
 140 #define DAVINCI_GPIO_BASE                       0x01e26000
 141 #define DAVINCI_EMAC_CNTRL_REGS_BASE            0x01e23000
 142 #define DAVINCI_EMAC_WRAPPER_CNTRL_REGS_BASE    0x01e22000
 143 #define DAVINCI_EMAC_WRAPPER_RAM_BASE           0x01e20000
 144 #define DAVINCI_MDIO_CNTRL_REGS_BASE            0x01e24000
 145 #define DAVINCI_SYSCFG1_BASE                    0x01e2c000
 146 #define DAVINCI_MMC_SD0_BASE                    0x01c40000
 147 #define DAVINCI_MMC_SD1_BASE                    0x01e1b000
 148 #define DAVINCI_TIMER2_BASE                     0x01f0c000
 149 #define DAVINCI_TIMER3_BASE                     0x01f0d000
 150 #define DAVINCI_ASYNC_EMIF_CNTRL_BASE           0x68000000
 151 #define DAVINCI_ASYNC_EMIF_DATA_CE0_BASE        0x40000000
 152 #define DAVINCI_ASYNC_EMIF_DATA_CE2_BASE        0x60000000
 153 #define DAVINCI_ASYNC_EMIF_DATA_CE3_BASE        0x62000000
 154 #define DAVINCI_ASYNC_EMIF_DATA_CE4_BASE        0x64000000
 155 #define DAVINCI_ASYNC_EMIF_DATA_CE5_BASE        0x66000000
 156 #define DAVINCI_DDR_EMIF_CTRL_BASE              0xb0000000
 157 #define DAVINCI_DDR_EMIF_DATA_BASE              0xc0000000
 158 #define DAVINCI_INTC_BASE                       0xfffee000
 159 #define DAVINCI_BOOTCFG_BASE                    0x01c14000
 160 #define DAVINCI_L3CBARAM_BASE                   0x80000000
 161 #define JTAG_ID_REG                            (DAVINCI_BOOTCFG_BASE + 0x18)
 162 #define CHIP_REV_ID_REG                         (DAVINCI_BOOTCFG_BASE + 0x24)
 163 #define HOST1CFG                                (DAVINCI_BOOTCFG_BASE + 0x44)
 164 #define PSC0_MDCTL                              (DAVINCI_PSC0_BASE + 0xa00)
 165
 166 #define GPIO_BANK0_REG_DIR_ADDR                 (DAVINCI_GPIO_BASE + 0x10)
 167 #define GPIO_BANK0_REG_OPDATA_ADDR              (DAVINCI_GPIO_BASE + 0x14)
 168 #define GPIO_BANK0_REG_SET_ADDR                 (DAVINCI_GPIO_BASE + 0x18)
 169 #define GPIO_BANK0_REG_CLR_ADDR                 (DAVINCI_GPIO_BASE + 0x1c)
 170 #define GPIO_BANK2_REG_DIR_ADDR                 (DAVINCI_GPIO_BASE + 0x38)
 171 #define GPIO_BANK2_REG_OPDATA_ADDR              (DAVINCI_GPIO_BASE + 0x3c)
 172 #define GPIO_BANK2_REG_SET_ADDR                 (DAVINCI_GPIO_BASE + 0x40)
 173 #define GPIO_BANK2_REG_CLR_ADDR                 (DAVINCI_GPIO_BASE + 0x44)
 174 #endif /* CONFIG_SOC_DA8XX */
 175
 176 /* Power and Sleep Controller (PSC) Domains */
 177 #define DAVINCI_GPSC_ARMDOMAIN          0
 178 #define DAVINCI_GPSC_DSPDOMAIN          1
 179
 180 #ifndef CONFIG_SOC_DA8XX
 181
 182 #define DAVINCI_LPSC_VPSSMSTR           0
 183 #define DAVINCI_LPSC_VPSSSLV            1
 184 #define DAVINCI_LPSC_TPCC               2
 185 #define DAVINCI_LPSC_TPTC0              3
 186 #define DAVINCI_LPSC_TPTC1              4
 187 #define DAVINCI_LPSC_EMAC               5
 188 #define DAVINCI_LPSC_EMAC_WRAPPER       6
 189 #define DAVINCI_LPSC_MDIO               7
 190 #define DAVINCI_LPSC_IEEE1394           8
 191 #define DAVINCI_LPSC_USB                9
 192 #define DAVINCI_LPSC_ATA                10
 193 #define DAVINCI_LPSC_VLYNQ              11
 194 #define DAVINCI_LPSC_UHPI               12
 195 #define DAVINCI_LPSC_DDR_EMIF           13
 196 #define DAVINCI_LPSC_AEMIF              14
 197 #define DAVINCI_LPSC_MMC_SD             15
 198 #define DAVINCI_LPSC_MEMSTICK           16
 199 #define DAVINCI_LPSC_McBSP              17
 200 #define DAVINCI_LPSC_I2C                18
 201 #define DAVINCI_LPSC_UART0              19
 202 #define DAVINCI_LPSC_UART1              20
 203 #define DAVINCI_LPSC_UART2              21
 204 #define DAVINCI_LPSC_SPI                22
 205 #define DAVINCI_LPSC_PWM0               23
 206 #define DAVINCI_LPSC_PWM1               24
 207 #define DAVINCI_LPSC_PWM2               25
 208 #define DAVINCI_LPSC_GPIO               26
 209 #define DAVINCI_LPSC_TIMER0             27
 210 #define DAVINCI_LPSC_TIMER1             28
 211 #define DAVINCI_LPSC_TIMER2             29
 212 #define DAVINCI_LPSC_SYSTEM_SUBSYS      30
 213 #define DAVINCI_LPSC_ARM                31
 214 #define DAVINCI_LPSC_SCR2               32
 215 #define DAVINCI_LPSC_SCR3               33
 216 #define DAVINCI_LPSC_SCR4               34
 217 #define DAVINCI_LPSC_CROSSBAR           35
 218 #define DAVINCI_LPSC_CFG27              36
 219 #define DAVINCI_LPSC_CFG3               37
 220 #define DAVINCI_LPSC_CFG5               38
 221 #define DAVINCI_LPSC_GEM                39
 222 #define DAVINCI_LPSC_IMCOP              40
 223
 224 #define DAVINCI_DM646X_LPSC_EMAC        14
 225 #define DAVINCI_DM646X_LPSC_UART0       26
 226 #define DAVINCI_DM646X_LPSC_I2C         31
 227 #define DAVINCI_DM646X_LPSC_TIMER0      34
 228
 229 #else /* CONFIG_SOC_DA8XX */
 230
 231 #define DAVINCI_LPSC_TPCC               0
 232 #define DAVINCI_LPSC_TPTC0              1
 233 #define DAVINCI_LPSC_TPTC1              2
 234 #define DAVINCI_LPSC_AEMIF              3
 235 #define DAVINCI_LPSC_SPI0               4
 236 #define DAVINCI_LPSC_MMC_SD             5
 237 #define DAVINCI_LPSC_AINTC              6
 238 #define DAVINCI_LPSC_ARM_RAM_ROM        7
 239 #define DAVINCI_LPSC_SECCTL_KEYMGR      8
 240 #define DAVINCI_LPSC_UART0              9
 241 #define DAVINCI_LPSC_SCR0               10
 242 #define DAVINCI_LPSC_SCR1               11
 243 #define DAVINCI_LPSC_SCR2               12
 244 #define DAVINCI_LPSC_DMAX               13
 245 #define DAVINCI_LPSC_ARM                14
 246 #define DAVINCI_LPSC_GEM                15
 247
 248 /* for LPSCs in PSC1, offset from 32 for differentiation */
 249 #define DAVINCI_LPSC_PSC1_BASE          32
 250 #define DAVINCI_LPSC_USB20              (DAVINCI_LPSC_PSC1_BASE + 1)
 251 #define DAVINCI_LPSC_USB11              (DAVINCI_LPSC_PSC1_BASE + 2)
 252 #define DAVINCI_LPSC_GPIO               (DAVINCI_LPSC_PSC1_BASE + 3)
 253 #define DAVINCI_LPSC_UHPI               (DAVINCI_LPSC_PSC1_BASE + 4)
 254 #define DAVINCI_LPSC_EMAC               (DAVINCI_LPSC_PSC1_BASE + 5)
 255 #define DAVINCI_LPSC_DDR_EMIF           (DAVINCI_LPSC_PSC1_BASE + 6)
 256 #define DAVINCI_LPSC_McASP0             (DAVINCI_LPSC_PSC1_BASE + 7)
 257 #define DAVINCI_LPSC_SPI1               (DAVINCI_LPSC_PSC1_BASE + 10)
 258 #define DAVINCI_LPSC_I2C1               (DAVINCI_LPSC_PSC1_BASE + 11)
 259 #define DAVINCI_LPSC_UART1              (DAVINCI_LPSC_PSC1_BASE + 12)
 260 #define DAVINCI_LPSC_UART2              (DAVINCI_LPSC_PSC1_BASE + 13)
 261 #define DAVINCI_LPSC_LCDC               (DAVINCI_LPSC_PSC1_BASE + 16)
 262 #define DAVINCI_LPSC_ePWM               (DAVINCI_LPSC_PSC1_BASE + 17)
 263 #define DAVINCI_LPSC_MMCSD1             (DAVINCI_LPSC_PSC1_BASE + 18)
 264 #define DAVINCI_LPSC_eCAP               (DAVINCI_LPSC_PSC1_BASE + 20)
 265 #define DAVINCI_LPSC_L3_CBA_RAM         (DAVINCI_LPSC_PSC1_BASE + 31)
 266
 267 /* DA830-specific peripherals */
 268 #define DAVINCI_LPSC_McASP1             (DAVINCI_LPSC_PSC1_BASE + 8)
 269 #define DAVINCI_LPSC_McASP2             (DAVINCI_LPSC_PSC1_BASE + 9)
 270 #define DAVINCI_LPSC_eQEP               (DAVINCI_LPSC_PSC1_BASE + 21)
 271 #define DAVINCI_LPSC_SCR8               (DAVINCI_LPSC_PSC1_BASE + 24)
 272 #define DAVINCI_LPSC_SCR7               (DAVINCI_LPSC_PSC1_BASE + 25)
 273 #define DAVINCI_LPSC_SCR12              (DAVINCI_LPSC_PSC1_BASE + 26)
 274
 275 /* DA850-specific peripherals */
 276 #define DAVINCI_LPSC_TPCC1              (DAVINCI_LPSC_PSC1_BASE + 0)
 277 #define DAVINCI_LPSC_SATA               (DAVINCI_LPSC_PSC1_BASE + 8)
 278 #define DAVINCI_LPSC_VPIF               (DAVINCI_LPSC_PSC1_BASE + 9)
 279 #define DAVINCI_LPSC_McBSP0             (DAVINCI_LPSC_PSC1_BASE + 14)
 280 #define DAVINCI_LPSC_McBSP1             (DAVINCI_LPSC_PSC1_BASE + 15)
 281 #define DAVINCI_LPSC_MMC_SD1            (DAVINCI_LPSC_PSC1_BASE + 18)
 282 #define DAVINCI_LPSC_uPP                (DAVINCI_LPSC_PSC1_BASE + 19)
 283 #define DAVINCI_LPSC_TPTC2              (DAVINCI_LPSC_PSC1_BASE + 21)
 284 #define DAVINCI_LPSC_SCR_F0             (DAVINCI_LPSC_PSC1_BASE + 24)
 285 #define DAVINCI_LPSC_SCR_F1             (DAVINCI_LPSC_PSC1_BASE + 25)
 286 #define DAVINCI_LPSC_SCR_F2             (DAVINCI_LPSC_PSC1_BASE + 26)
 287 #define DAVINCI_LPSC_SCR_F6             (DAVINCI_LPSC_PSC1_BASE + 27)
 288 #define DAVINCI_LPSC_SCR_F7             (DAVINCI_LPSC_PSC1_BASE + 28)
 289 #define DAVINCI_LPSC_SCR_F8             (DAVINCI_LPSC_PSC1_BASE + 29)
 290 #define DAVINCI_LPSC_BR_F7              (DAVINCI_LPSC_PSC1_BASE + 30)
 291
 292 #endif /* CONFIG_SOC_DA8XX */
 293
 294 void lpsc_on(unsigned int id);
 295 void lpsc_syncreset(unsigned int id);
 296 void dsp_on(void);
 297
 298 void davinci_enable_uart0(void);
 299 void davinci_enable_emac(void);
 300 void davinci_enable_i2c(void);
 301 void davinci_errata_workarounds(void);
 302
 303 #ifndef CONFIG_SOC_DA8XX
 304
 305 /* Some PSC defines */
 306 #define PSC_CHP_SHRTSW                  (0x01c40038)
 307 #define PSC_GBLCTL                      (0x01c41010)
 308 #define PSC_EPCPR                       (0x01c41070)
 309 #define PSC_EPCCR                       (0x01c41078)
 310 #define PSC_PTCMD                       (0x01c41120)
 311 #define PSC_PTSTAT                      (0x01c41128)
 312 #define PSC_PDSTAT                      (0x01c41200)
 313 #define PSC_PDSTAT1                     (0x01c41204)
 314 #define PSC_PDCTL                       (0x01c41300)
 315 #define PSC_PDCTL1                      (0x01c41304)
 316
 317 #define PSC_MDCTL_BASE                  (0x01c41a00)
 318 #define PSC_MDSTAT_BASE                 (0x01c41800)
 319
 320 #define VDD3P3V_PWDN                    (0x01c40048)
 321 #define UART0_PWREMU_MGMT               (0x01c20030)
 322
 323 #define PSC_SILVER_BULLET               (0x01c41a20)
 324
 325 #else /* CONFIG_SOC_DA8XX */
 326
 327 #define PSC_ENABLE              0x3
 328 #define PSC_DISABLE             0x2
 329 #define PSC_SYNCRESET           0x1
 330 #define PSC_SWRSTDISABLE        0x0
 331
 332 #define PSC_PSC0_MODULE_ID_CNT          16
 333 #define PSC_PSC1_MODULE_ID_CNT          32
 334
 335 struct davinci_psc_regs {
 336         dv_reg  revid;
 337         dv_reg  rsvd0[71];
 338         dv_reg  ptcmd;
 339         dv_reg  rsvd1;
 340         dv_reg  ptstat;
 341         dv_reg  rsvd2[437];
 342         union {
 343                 struct {
 344                         dv_reg  mdstat[PSC_PSC0_MODULE_ID_CNT];
 345                         dv_reg  rsvd3[112];
 346                         dv_reg  mdctl[PSC_PSC0_MODULE_ID_CNT];
 347                 } psc0;
 348                 struct {
 349                         dv_reg  mdstat[PSC_PSC1_MODULE_ID_CNT];
 350                         dv_reg  rsvd3[96];
 351                         dv_reg  mdctl[PSC_PSC1_MODULE_ID_CNT];
 352                 } psc1;
 353         };
 354 };
 355
 356 #define davinci_psc0_regs ((struct davinci_psc_regs *)DAVINCI_PSC0_BASE)
 357 #define davinci_psc1_regs ((struct davinci_psc_regs *)DAVINCI_PSC1_BASE)
 358
 359 #endif /* CONFIG_SOC_DA8XX */
 360
 361 #define PSC_MDSTAT_STATE                0x3f
 362 #define PSC_MDCTL_NEXT                  0x07
 363
 364 #ifndef CONFIG_SOC_DA8XX
 365
 366 /* Miscellania... */
 367 #define VBPR                            (0x20000020)
 368
 369 /* NOTE:  system control modules are *highly* chip-specific, both
 370  * as to register content (e.g. for muxing) and which registers exist.
 371  */
 372 #define PINMUX0                         0x01c40000
 373 #define PINMUX1                         0x01c40004
 374 #define PINMUX2                         0x01c40008
 375 #define PINMUX3                         0x01c4000c
 376 #define PINMUX4                         0x01c40010
 377
 378 #else /* CONFIG_SOC_DA8XX */
 379
 380 struct davinci_pllc_regs {
 381         dv_reg  revid;
 382         dv_reg  rsvd1[56];
 383         dv_reg  rstype;
 384         dv_reg  rsvd2[6];
 385         dv_reg  pllctl;
 386         dv_reg  ocsel;
 387         dv_reg  rsvd3[2];
 388         dv_reg  pllm;
 389         dv_reg  prediv;
 390         dv_reg  plldiv1;
 391         dv_reg  plldiv2;
 392         dv_reg  plldiv3;
 393         dv_reg  oscdiv;
 394         dv_reg  postdiv;
 395         dv_reg  rsvd4[3];
 396         dv_reg  pllcmd;
 397         dv_reg  pllstat;
 398         dv_reg  alnctl;
 399         dv_reg  dchange;
 400         dv_reg  cken;
 401         dv_reg  ckstat;
 402         dv_reg  systat;
 403         dv_reg  rsvd5[3];
 404         dv_reg  plldiv4;
 405         dv_reg  plldiv5;
 406         dv_reg  plldiv6;
 407         dv_reg  plldiv7;
 408         dv_reg  rsvd6[32];
 409         dv_reg  emucnt0;
 410         dv_reg  emucnt1;
 411 };
 412
 413 #define davinci_pllc0_regs ((struct davinci_pllc_regs *)DAVINCI_PLL_CNTRL0_BASE)
 414 #define davinci_pllc1_regs ((struct davinci_pllc_regs *)DAVINCI_PLL_CNTRL1_BASE)
 415 #define DAVINCI_PLLC_DIV_MASK   0x1f
 416
 417 #define ASYNC3          get_async3_src()
 418 #define PLL1_SYSCLK2            ((1 << 16) | 0x2)
 419 #define DAVINCI_SPI1_CLKID  (cpu_is_da830() ? 2 : ASYNC3)
 420 /* Clock IDs */
 421 enum davinci_clk_ids {
 422         DAVINCI_SPI0_CLKID = 2,
 423         DAVINCI_UART2_CLKID = 2,
 424         DAVINCI_MDIO_CLKID = 4,
 425         DAVINCI_ARM_CLKID = 6,
 426         DAVINCI_PLLM_CLKID = 0xff,
 427         DAVINCI_PLLC_CLKID = 0x100,
 428         DAVINCI_AUXCLK_CLKID = 0x101
 429 };
 430
 431 int clk_get(enum davinci_clk_ids id);
 432
 433 /* Boot config */
 434 struct davinci_syscfg_regs {
 435         dv_reg  revid;
 436         dv_reg  rsvd[13];
 437         dv_reg  kick0;
 438         dv_reg  kick1;
 439         dv_reg  rsvd1[56];
 440         dv_reg  pinmux[20];
 441         dv_reg  suspsrc;
 442         dv_reg  chipsig;
 443         dv_reg  chipsig_clr;
 444         dv_reg  cfgchip0;
 445         dv_reg  cfgchip1;
 446         dv_reg  cfgchip2;
 447         dv_reg  cfgchip3;
 448         dv_reg  cfgchip4;
 449 };
 450
 451 #define davinci_syscfg_regs \
 452         ((struct davinci_syscfg_regs *)DAVINCI_BOOTCFG_BASE)
 453
 454 /* Emulation suspend bits */
 455 #define DAVINCI_SYSCFG_SUSPSRC_EMAC             (1 << 5)
 456 #define DAVINCI_SYSCFG_SUSPSRC_I2C              (1 << 16)
 457 #define DAVINCI_SYSCFG_SUSPSRC_SPI0             (1 << 21)
 458 #define DAVINCI_SYSCFG_SUSPSRC_SPI1             (1 << 22)
 459 #define DAVINCI_SYSCFG_SUSPSRC_UART2            (1 << 20)
 460 #define DAVINCI_SYSCFG_SUSPSRC_TIMER0           (1 << 27)
 461
 462 struct davinci_syscfg1_regs {
 463         dv_reg  vtpio_ctl;
 464         dv_reg  ddr_slew;
 465         dv_reg  deepsleep;
 466         dv_reg  pupd_ena;
 467         dv_reg  pupd_sel;
 468         dv_reg  rxactive;
 469         dv_reg  pwrdwn;
 470 };
 471
 472 #define davinci_syscfg1_regs \
 473         ((struct davinci_syscfg1_regs *)DAVINCI_SYSCFG1_BASE)
 474
 475 #define DDR_SLEW_CMOSEN_BIT     4
 476
 477 #define VTP_POWERDWN            (1 << 6)
 478 #define VTP_LOCK                (1 << 7)
 479 #define VTP_CLKRZ               (1 << 13)
 480 #define VTP_READY               (1 << 15)
 481 #define VTP_IOPWRDWN            (1 << 14)
 482
 483 /* Interrupt controller */
 484 struct davinci_aintc_regs {
 485         dv_reg  revid;
 486         dv_reg  cr;
 487         dv_reg  dummy0[2];
 488         dv_reg  ger;
 489         dv_reg  dummy1[219];
 490         dv_reg  ecr1;
 491         dv_reg  ecr2;
 492         dv_reg  ecr3;
 493         dv_reg  dummy2[1117];
 494         dv_reg  hier;
 495 };
 496
 497 #define davinci_aintc_regs ((struct davinci_aintc_regs *)DAVINCI_INTC_BASE)
 498
 499 struct davinci_uart_ctrl_regs {
 500         dv_reg  revid1;
 501         dv_reg  revid2;
 502         dv_reg  pwremu_mgmt;
 503         dv_reg  mdr;
 504 };
 505
 506 #define DAVINCI_UART_CTRL_BASE 0x28
 507 #define DAVINCI_UART0_CTRL_ADDR (DAVINCI_UART0_BASE + DAVINCI_UART_CTRL_BASE)
 508 #define DAVINCI_UART1_CTRL_ADDR (DAVINCI_UART1_BASE + DAVINCI_UART_CTRL_BASE)
 509 #define DAVINCI_UART2_CTRL_ADDR (DAVINCI_UART2_BASE + DAVINCI_UART_CTRL_BASE)
 510
 511 #define davinci_uart0_ctrl_regs \
 512         ((struct davinci_uart_ctrl_regs *)DAVINCI_UART0_CTRL_ADDR)
 513 #define davinci_uart1_ctrl_regs \
 514         ((struct davinci_uart_ctrl_regs *)DAVINCI_UART1_CTRL_ADDR)
 515 #define davinci_uart2_ctrl_regs \
 516         ((struct davinci_uart_ctrl_regs *)DAVINCI_UART2_CTRL_ADDR)
 517
 518 /* UART PWREMU_MGMT definitions */
 519 #define DAVINCI_UART_PWREMU_MGMT_FREE   (1 << 0)
 520 #define DAVINCI_UART_PWREMU_MGMT_URRST  (1 << 13)
 521 #define DAVINCI_UART_PWREMU_MGMT_UTRST  (1 << 14)
 522
 523 static inline int cpu_is_da830(void)
 524 {
 525         unsigned int jtag_id    = REG(JTAG_ID_REG);
 526         unsigned short part_no  = (jtag_id >> 12) & 0xffff;
 527
 528         return ((part_no == 0xb7df) ? 1 : 0);
 529 }
 530 static inline int cpu_is_da850(void)
 531 {
 532         unsigned int jtag_id    = REG(JTAG_ID_REG);
 533         unsigned short part_no  = (jtag_id >> 12) & 0xffff;
 534
 535         return ((part_no == 0xb7d1) ? 1 : 0);
 536 }
 537
 538 static inline int get_async3_src(void)
 539 {
 540         return (REG(&davinci_syscfg_regs->cfgchip3) & 0x10) ?
 541                         PLL1_SYSCLK2 : 2;
 542 }
 543
 544 #endif /* CONFIG_SOC_DA8XX */
 545
 546 #endif /* __ASM_ARCH_HARDWARE_H */