arch/arm/cpu/armv8/fsl-layerscape/soc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2014-2015 Freescale Semiconductor
   4  * Copyright 2019 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <env.h>
   9 #include <fsl_immap.h>
  10 #include <fsl_ifc.h>
  11 #include <asm/arch/fsl_serdes.h>
  12 #include <asm/arch/soc.h>
  13 #include <asm/io.h>
  14 #include <asm/global_data.h>
  15 #include <asm/arch-fsl-layerscape/config.h>
  16 #include <asm/arch-fsl-layerscape/ns_access.h>
  17 #include <asm/arch-fsl-layerscape/fsl_icid.h>
  18 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
  19 #include <fsl_csu.h>
  20 #endif
  21 #ifdef CONFIG_SYS_FSL_DDR
  22 #include <fsl_ddr_sdram.h>
  23 #include <fsl_ddr.h>
  24 #endif
  25 #ifdef CONFIG_CHAIN_OF_TRUST
  26 #include <fsl_validate.h>
  27 #endif
  28 #include <fsl_immap.h>
  29 #ifdef CONFIG_TFABOOT
  30 #include <env_internal.h>
  31 DECLARE_GLOBAL_DATA_PTR;
  32 #endif
  33
  34 bool soc_has_dp_ddr(void)
  35 {
  36         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
  37         u32 svr = gur_in32(&gur->svr);
  38
  39         /* LS2085A, LS2088A, LS2048A has DP_DDR */
  40         if ((SVR_SOC_VER(svr) == SVR_LS2085A) ||
  41             (SVR_SOC_VER(svr) == SVR_LS2088A) ||
  42             (SVR_SOC_VER(svr) == SVR_LS2048A))
  43                 return true;
  44
  45         return false;
  46 }
  47
  48 bool soc_has_aiop(void)
  49 {
  50         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
  51         u32 svr = gur_in32(&gur->svr);
  52
  53         /* LS2085A has AIOP */
  54         if (SVR_SOC_VER(svr) == SVR_LS2085A)
  55                 return true;
  56
  57         return false;
  58 }
  59
  60 static inline void set_usb_txvreftune(u32 __iomem *scfg, u32 offset)
  61 {
  62         scfg_clrsetbits32(scfg + offset / 4,
  63                         0xF << 6,
  64                         SCFG_USB_TXVREFTUNE << 6);
  65 }
  66
  67 static void erratum_a009008(void)
  68 {
  69 #ifdef CONFIG_SYS_FSL_ERRATUM_A009008
  70         u32 __iomem *scfg = (u32 __iomem *)SCFG_BASE;
  71
  72 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
  73         defined(CONFIG_ARCH_LS1012A)
  74         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR_USB1);
  75 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
  76         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR_USB2);
  77         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR_USB3);
  78 #endif
  79 #elif defined(CONFIG_ARCH_LS2080A)
  80         set_usb_txvreftune(scfg, SCFG_USB3PRM1CR);
  81 #endif
  82 #endif /* CONFIG_SYS_FSL_ERRATUM_A009008 */
  83 }
  84
  85 static inline void set_usb_sqrxtune(u32 __iomem *scfg, u32 offset)
  86 {
  87         scfg_clrbits32(scfg + offset / 4,
  88                         SCFG_USB_SQRXTUNE_MASK << 23);
  89 }
  90
  91 static void erratum_a009798(void)
  92 {
  93 #ifdef CONFIG_SYS_FSL_ERRATUM_A009798
  94         u32 __iomem *scfg = (u32 __iomem *)SCFG_BASE;
  95
  96 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
  97         defined(CONFIG_ARCH_LS1012A)
  98         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR_USB1);
  99 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 100         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR_USB2);
 101         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR_USB3);
 102 #endif
 103 #elif defined(CONFIG_ARCH_LS2080A)
 104         set_usb_sqrxtune(scfg, SCFG_USB3PRM1CR);
 105 #endif
 106 #endif /* CONFIG_SYS_FSL_ERRATUM_A009798 */
 107 }
 108
 109 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 110         defined(CONFIG_ARCH_LS1012A)
 111 static inline void set_usb_pcstxswingfull(u32 __iomem *scfg, u32 offset)
 112 {
 113         scfg_clrsetbits32(scfg + offset / 4,
 114                         0x7F << 9,
 115                         SCFG_USB_PCSTXSWINGFULL << 9);
 116 }
 117 #endif
 118
 119 static void erratum_a008997(void)
 120 {
 121 #ifdef CONFIG_SYS_FSL_ERRATUM_A008997
 122 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 123         defined(CONFIG_ARCH_LS1012A)
 124         u32 __iomem *scfg = (u32 __iomem *)SCFG_BASE;
 125
 126         set_usb_pcstxswingfull(scfg, SCFG_USB3PRM2CR_USB1);
 127 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 128         set_usb_pcstxswingfull(scfg, SCFG_USB3PRM2CR_USB2);
 129         set_usb_pcstxswingfull(scfg, SCFG_USB3PRM2CR_USB3);
 130 #endif
 131 #elif defined(CONFIG_ARCH_LS1028A)
 132         clrsetbits_le32(DCSR_BASE +  DCSR_USB_IOCR1,
 133                         0x7F << 11,
 134                         DCSR_USB_PCSTXSWINGFULL << 11);
 135 #endif
 136 #endif /* CONFIG_SYS_FSL_ERRATUM_A008997 */
 137 }
 138
 139 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 140         defined(CONFIG_ARCH_LS1012A)
 141
 142 #define PROGRAM_USB_PHY_RX_OVRD_IN_HI(phy)      \
 143         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_1);      \
 144         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_2);      \
 145         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_3);      \
 146         out_be16((phy) + SCFG_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_4)
 147
 148 #elif defined(CONFIG_ARCH_LS2080A) || defined(CONFIG_ARCH_LS1088A) || \
 149         defined(CONFIG_ARCH_LS1028A)
 150
 151 #define PROGRAM_USB_PHY_RX_OVRD_IN_HI(phy)      \
 152         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_1); \
 153         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_2); \
 154         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_3); \
 155         out_le16((phy) + DCSR_USB_PHY_RX_OVRD_IN_HI, USB_PHY_RX_EQ_VAL_4)
 156
 157 #endif
 158
 159 static void erratum_a009007(void)
 160 {
 161 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A) || \
 162         defined(CONFIG_ARCH_LS1012A)
 163         void __iomem *usb_phy = (void __iomem *)SCFG_USB_PHY1;
 164
 165         PROGRAM_USB_PHY_RX_OVRD_IN_HI(usb_phy);
 166 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 167         usb_phy = (void __iomem *)SCFG_USB_PHY2;
 168         PROGRAM_USB_PHY_RX_OVRD_IN_HI(usb_phy);
 169
 170         usb_phy = (void __iomem *)SCFG_USB_PHY3;
 171         PROGRAM_USB_PHY_RX_OVRD_IN_HI(usb_phy);
 172 #endif
 173 #elif defined(CONFIG_ARCH_LS2080A) || defined(CONFIG_ARCH_LS1088A) || \
 174         defined(CONFIG_ARCH_LS1028A)
 175         void __iomem *dcsr = (void __iomem *)DCSR_BASE;
 176
 177         PROGRAM_USB_PHY_RX_OVRD_IN_HI(dcsr + DCSR_USB_PHY1);
 178         PROGRAM_USB_PHY_RX_OVRD_IN_HI(dcsr + DCSR_USB_PHY2);
 179 #endif /* CONFIG_SYS_FSL_ERRATUM_A009007 */
 180 }
 181
 182 #if defined(CONFIG_FSL_LSCH3)
 183 /*
 184  * This erratum requires setting a value to eddrtqcr1 to
 185  * optimal the DDR performance.
 186  */
 187 static void erratum_a008336(void)
 188 {
 189 #ifdef CONFIG_SYS_FSL_ERRATUM_A008336
 190         u32 *eddrtqcr1;
 191
 192 #ifdef CONFIG_SYS_FSL_DCSR_DDR_ADDR
 193         eddrtqcr1 = (void *)CONFIG_SYS_FSL_DCSR_DDR_ADDR + 0x800;
 194         if (fsl_ddr_get_version(0) == 0x50200)
 195                 out_le32(eddrtqcr1, 0x63b30002);
 196 #endif
 197 #ifdef CONFIG_SYS_FSL_DCSR_DDR2_ADDR
 198         eddrtqcr1 = (void *)CONFIG_SYS_FSL_DCSR_DDR2_ADDR + 0x800;
 199         if (fsl_ddr_get_version(0) == 0x50200)
 200                 out_le32(eddrtqcr1, 0x63b30002);
 201 #endif
 202 #endif
 203 }
 204
 205 /*
 206  * This erratum requires a register write before being Memory
 207  * controller 3 being enabled.
 208  */
 209 static void erratum_a008514(void)
 210 {
 211 #ifdef CONFIG_SYS_FSL_ERRATUM_A008514
 212         u32 *eddrtqcr1;
 213
 214 #ifdef CONFIG_SYS_FSL_DCSR_DDR3_ADDR
 215         eddrtqcr1 = (void *)CONFIG_SYS_FSL_DCSR_DDR3_ADDR + 0x800;
 216         out_le32(eddrtqcr1, 0x63b20002);
 217 #endif
 218 #endif
 219 }
 220 #ifdef CONFIG_SYS_FSL_ERRATUM_A009635
 221 #define PLATFORM_CYCLE_ENV_VAR  "a009635_interval_val"
 222
 223 static unsigned long get_internval_val_mhz(void)
 224 {
 225         char *interval = env_get(PLATFORM_CYCLE_ENV_VAR);
 226         /*
 227          *  interval is the number of platform cycles(MHz) between
 228          *  wake up events generated by EPU.
 229          */
 230         ulong interval_mhz = get_bus_freq(0) / (1000 * 1000);
 231
 232         if (interval)
 233                 interval_mhz = simple_strtoul(interval, NULL, 10);
 234
 235         return interval_mhz;
 236 }
 237
 238 void erratum_a009635(void)
 239 {
 240         u32 val;
 241         unsigned long interval_mhz = get_internval_val_mhz();
 242
 243         if (!interval_mhz)
 244                 return;
 245
 246         val = in_le32(DCSR_CGACRE5);
 247         writel(val | 0x00000200, DCSR_CGACRE5);
 248
 249         val = in_le32(EPU_EPCMPR5);
 250         writel(interval_mhz, EPU_EPCMPR5);
 251         val = in_le32(EPU_EPCCR5);
 252         writel(val | 0x82820000, EPU_EPCCR5);
 253         val = in_le32(EPU_EPSMCR5);
 254         writel(val | 0x002f0000, EPU_EPSMCR5);
 255         val = in_le32(EPU_EPECR5);
 256         writel(val | 0x20000000, EPU_EPECR5);
 257         val = in_le32(EPU_EPGCR);
 258         writel(val | 0x80000000, EPU_EPGCR);
 259 }
 260 #endif  /* CONFIG_SYS_FSL_ERRATUM_A009635 */
 261
 262 static void erratum_rcw_src(void)
 263 {
 264 #if defined(CONFIG_SPL) && defined(CONFIG_NAND_BOOT)
 265         u32 __iomem *dcfg_ccsr = (u32 __iomem *)DCFG_BASE;
 266         u32 __iomem *dcfg_dcsr = (u32 __iomem *)DCFG_DCSR_BASE;
 267         u32 val;
 268
 269         val = in_le32(dcfg_ccsr + DCFG_PORSR1 / 4);
 270         val &= ~DCFG_PORSR1_RCW_SRC;
 271         val |= DCFG_PORSR1_RCW_SRC_NOR;
 272         out_le32(dcfg_dcsr + DCFG_DCSR_PORCR1 / 4, val);
 273 #endif
 274 }
 275
 276 #define I2C_DEBUG_REG 0x6
 277 #define I2C_GLITCH_EN 0x8
 278 /*
 279  * This erratum requires setting glitch_en bit to enable
 280  * digital glitch filter to improve clock stability.
 281  */
 282 #ifdef CONFIG_SYS_FSL_ERRATUM_A009203
 283 static void erratum_a009203(void)
 284 {
 285 #ifdef CONFIG_SYS_I2C
 286         u8 __iomem *ptr;
 287 #ifdef I2C1_BASE_ADDR
 288         ptr = (u8 __iomem *)(I2C1_BASE_ADDR + I2C_DEBUG_REG);
 289
 290         writeb(I2C_GLITCH_EN, ptr);
 291 #endif
 292 #ifdef I2C2_BASE_ADDR
 293         ptr = (u8 __iomem *)(I2C2_BASE_ADDR + I2C_DEBUG_REG);
 294
 295         writeb(I2C_GLITCH_EN, ptr);
 296 #endif
 297 #ifdef I2C3_BASE_ADDR
 298         ptr = (u8 __iomem *)(I2C3_BASE_ADDR + I2C_DEBUG_REG);
 299
 300         writeb(I2C_GLITCH_EN, ptr);
 301 #endif
 302 #ifdef I2C4_BASE_ADDR
 303         ptr = (u8 __iomem *)(I2C4_BASE_ADDR + I2C_DEBUG_REG);
 304
 305         writeb(I2C_GLITCH_EN, ptr);
 306 #endif
 307 #endif
 308 }
 309 #endif
 310
 311 void bypass_smmu(void)
 312 {
 313         u32 val;
 314         val = (in_le32(SMMU_SCR0) | SCR0_CLIENTPD_MASK) & ~(SCR0_USFCFG_MASK);
 315         out_le32(SMMU_SCR0, val);
 316         val = (in_le32(SMMU_NSCR0) | SCR0_CLIENTPD_MASK) & ~(SCR0_USFCFG_MASK);
 317         out_le32(SMMU_NSCR0, val);
 318 }
 319 void fsl_lsch3_early_init_f(void)
 320 {
 321         erratum_rcw_src();
 322 #ifdef CONFIG_FSL_IFC
 323         init_early_memctl_regs();       /* tighten IFC timing */
 324 #endif
 325 #ifdef CONFIG_SYS_FSL_ERRATUM_A009203
 326         erratum_a009203();
 327 #endif
 328         erratum_a008514();
 329         erratum_a008336();
 330         erratum_a009008();
 331         erratum_a009798();
 332         erratum_a008997();
 333         erratum_a009007();
 334 #ifdef CONFIG_CHAIN_OF_TRUST
 335         /* In case of Secure Boot, the IBR configures the SMMU
 336         * to allow only Secure transactions.
 337         * SMMU must be reset in bypass mode.
 338         * Set the ClientPD bit and Clear the USFCFG Bit
 339         */
 340         if (fsl_check_boot_mode_secure() == 1)
 341                 bypass_smmu();
 342 #endif
 343
 344 #if defined(CONFIG_ARCH_LS1088A) || defined(CONFIG_ARCH_LS1028A)
 345         set_icids();
 346 #endif
 347 }
 348
 349 /* Get VDD in the unit mV from voltage ID */
 350 int get_core_volt_from_fuse(void)
 351 {
 352         struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 353         int vdd;
 354         u32 fusesr;
 355         u8 vid;
 356
 357         /* get the voltage ID from fuse status register */
 358         fusesr = in_le32(&gur->dcfg_fusesr);
 359         debug("%s: fusesr = 0x%x\n", __func__, fusesr);
 360         vid = (fusesr >> FSL_CHASSIS3_DCFG_FUSESR_ALTVID_SHIFT) &
 361                 FSL_CHASSIS3_DCFG_FUSESR_ALTVID_MASK;
 362         if ((vid == 0) || (vid == FSL_CHASSIS3_DCFG_FUSESR_ALTVID_MASK)) {
 363                 vid = (fusesr >> FSL_CHASSIS3_DCFG_FUSESR_VID_SHIFT) &
 364                         FSL_CHASSIS3_DCFG_FUSESR_VID_MASK;
 365         }
 366         debug("%s: VID = 0x%x\n", __func__, vid);
 367         switch (vid) {
 368         case 0x00: /* VID isn't supported */
 369                 vdd = -EINVAL;
 370                 debug("%s: The VID feature is not supported\n", __func__);
 371                 break;
 372         case 0x08: /* 0.9V silicon */
 373                 vdd = 900;
 374                 break;
 375         case 0x10: /* 1.0V silicon */
 376                 vdd = 1000;
 377                 break;
 378         default:  /* Other core voltage */
 379                 vdd = -EINVAL;
 380                 debug("%s: The VID(%x) isn't supported\n", __func__, vid);
 381                 break;
 382         }
 383         debug("%s: The required minimum volt of CORE is %dmV\n", __func__, vdd);
 384
 385         return vdd;
 386 }
 387
 388 #elif defined(CONFIG_FSL_LSCH2)
 389
 390 static void erratum_a009929(void)
 391 {
 392 #ifdef CONFIG_SYS_FSL_ERRATUM_A009929
 393         struct ccsr_gur *gur = (void *)CONFIG_SYS_FSL_GUTS_ADDR;
 394         u32 __iomem *dcsr_cop_ccp = (void *)CONFIG_SYS_DCSR_COP_CCP_ADDR;
 395         u32 rstrqmr1 = gur_in32(&gur->rstrqmr1);
 396
 397         rstrqmr1 |= 0x00000400;
 398         gur_out32(&gur->rstrqmr1, rstrqmr1);
 399         writel(0x01000000, dcsr_cop_ccp);
 400 #endif
 401 }
 402
 403 /*
 404  * This erratum requires setting a value to eddrtqcr1 to optimal
 405  * the DDR performance. The eddrtqcr1 register is in SCFG space
 406  * of LS1043A and the offset is 0x157_020c.
 407  */
 408 #if defined(CONFIG_SYS_FSL_ERRATUM_A009660) \
 409         && defined(CONFIG_SYS_FSL_ERRATUM_A008514)
 410 #error A009660 and A008514 can not be both enabled.
 411 #endif
 412
 413 static void erratum_a009660(void)
 414 {
 415 #ifdef CONFIG_SYS_FSL_ERRATUM_A009660
 416         u32 *eddrtqcr1 = (void *)CONFIG_SYS_FSL_SCFG_ADDR + 0x20c;
 417         out_be32(eddrtqcr1, 0x63b20042);
 418 #endif
 419 }
 420
 421 static void erratum_a008850_early(void)
 422 {
 423 #ifdef CONFIG_SYS_FSL_ERRATUM_A008850
 424         /* part 1 of 2 */
 425         struct ccsr_cci400 __iomem *cci = (void *)(CONFIG_SYS_IMMR +
 426                                                 CONFIG_SYS_CCI400_OFFSET);
 427         struct ccsr_ddr __iomem *ddr = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 428
 429         /* Skip if running at lower exception level */
 430         if (current_el() < 3)
 431                 return;
 432
 433         /* disables propagation of barrier transactions to DDRC from CCI400 */
 434         out_le32(&cci->ctrl_ord, CCI400_CTRLORD_TERM_BARRIER);
 435
 436         /* disable the re-ordering in DDRC */
 437         ddr_out32(&ddr->eor, DDR_EOR_RD_REOD_DIS | DDR_EOR_WD_REOD_DIS);
 438 #endif
 439 }
 440
 441 void erratum_a008850_post(void)
 442 {
 443 #ifdef CONFIG_SYS_FSL_ERRATUM_A008850
 444         /* part 2 of 2 */
 445         struct ccsr_cci400 __iomem *cci = (void *)(CONFIG_SYS_IMMR +
 446                                                 CONFIG_SYS_CCI400_OFFSET);
 447         struct ccsr_ddr __iomem *ddr = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 448         u32 tmp;
 449
 450         /* Skip if running at lower exception level */
 451         if (current_el() < 3)
 452                 return;
 453
 454         /* enable propagation of barrier transactions to DDRC from CCI400 */
 455         out_le32(&cci->ctrl_ord, CCI400_CTRLORD_EN_BARRIER);
 456
 457         /* enable the re-ordering in DDRC */
 458         tmp = ddr_in32(&ddr->eor);
 459         tmp &= ~(DDR_EOR_RD_REOD_DIS | DDR_EOR_WD_REOD_DIS);
 460         ddr_out32(&ddr->eor, tmp);
 461 #endif
 462 }
 463
 464 #ifdef CONFIG_SYS_FSL_ERRATUM_A010315
 465 void erratum_a010315(void)
 466 {
 467         int i;
 468
 469         for (i = PCIE1; i <= PCIE4; i++)
 470                 if (!is_serdes_configured(i)) {
 471                         debug("PCIe%d: disabled all R/W permission!\n", i);
 472                         set_pcie_ns_access(i, 0);
 473                 }
 474 }
 475 #endif
 476
 477 static void erratum_a010539(void)
 478 {
 479 #if defined(CONFIG_SYS_FSL_ERRATUM_A010539) && defined(CONFIG_QSPI_BOOT)
 480         struct ccsr_gur __iomem *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 481         u32 porsr1;
 482
 483         porsr1 = in_be32(&gur->porsr1);
 484         porsr1 &= ~FSL_CHASSIS2_CCSR_PORSR1_RCW_MASK;
 485         out_be32((void *)(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_PORCR1),
 486                  porsr1);
 487         out_be32((void *)(CONFIG_SYS_FSL_SCFG_ADDR + 0x1a8), 0xffffffff);
 488 #endif
 489 }
 490
 491 /* Get VDD in the unit mV from voltage ID */
 492 int get_core_volt_from_fuse(void)
 493 {
 494         struct ccsr_gur *gur = (void *)(CONFIG_SYS_FSL_GUTS_ADDR);
 495         int vdd;
 496         u32 fusesr;
 497         u8 vid;
 498
 499         fusesr = in_be32(&gur->dcfg_fusesr);
 500         debug("%s: fusesr = 0x%x\n", __func__, fusesr);
 501         vid = (fusesr >> FSL_CHASSIS2_DCFG_FUSESR_ALTVID_SHIFT) &
 502                 FSL_CHASSIS2_DCFG_FUSESR_ALTVID_MASK;
 503         if ((vid == 0) || (vid == FSL_CHASSIS2_DCFG_FUSESR_ALTVID_MASK)) {
 504                 vid = (fusesr >> FSL_CHASSIS2_DCFG_FUSESR_VID_SHIFT) &
 505                         FSL_CHASSIS2_DCFG_FUSESR_VID_MASK;
 506         }
 507         debug("%s: VID = 0x%x\n", __func__, vid);
 508         switch (vid) {
 509         case 0x00: /* VID isn't supported */
 510                 vdd = -EINVAL;
 511                 debug("%s: The VID feature is not supported\n", __func__);
 512                 break;
 513         case 0x08: /* 0.9V silicon */
 514                 vdd = 900;
 515                 break;
 516         case 0x10: /* 1.0V silicon */
 517                 vdd = 1000;
 518                 break;
 519         default:  /* Other core voltage */
 520                 vdd = -EINVAL;
 521                 printf("%s: The VID(%x) isn't supported\n", __func__, vid);
 522                 break;
 523         }
 524         debug("%s: The required minimum volt of CORE is %dmV\n", __func__, vdd);
 525
 526         return vdd;
 527 }
 528
 529 __weak int board_switch_core_volt(u32 vdd)
 530 {
 531         return 0;
 532 }
 533
 534 static int setup_core_volt(u32 vdd)
 535 {
 536         return board_setup_core_volt(vdd);
 537 }
 538
 539 #ifdef CONFIG_SYS_FSL_DDR
 540 static void ddr_enable_0v9_volt(bool en)
 541 {
 542         struct ccsr_ddr __iomem *ddr = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 543         u32 tmp;
 544
 545         tmp = ddr_in32(&ddr->ddr_cdr1);
 546
 547         if (en)
 548                 tmp |= DDR_CDR1_V0PT9_EN;
 549         else
 550                 tmp &= ~DDR_CDR1_V0PT9_EN;
 551
 552         ddr_out32(&ddr->ddr_cdr1, tmp);
 553 }
 554 #endif
 555
 556 int setup_chip_volt(void)
 557 {
 558         int vdd;
 559
 560         vdd = get_core_volt_from_fuse();
 561         /* Nothing to do for silicons doesn't support VID */
 562         if (vdd < 0)
 563                 return vdd;
 564
 565         if (setup_core_volt(vdd))
 566                 printf("%s: Switch core VDD to %dmV failed\n", __func__, vdd);
 567 #ifdef CONFIG_SYS_HAS_SERDES
 568         if (setup_serdes_volt(vdd))
 569                 printf("%s: Switch SVDD to %dmV failed\n", __func__, vdd);
 570 #endif
 571
 572 #ifdef CONFIG_SYS_FSL_DDR
 573         if (vdd == 900)
 574                 ddr_enable_0v9_volt(true);
 575 #endif
 576
 577         return 0;
 578 }
 579
 580 #ifdef CONFIG_FSL_PFE
 581 void init_pfe_scfg_dcfg_regs(void)
 582 {
 583         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 584         u32 ecccr2;
 585
 586         out_be32(&scfg->pfeasbcr,
 587                  in_be32(&scfg->pfeasbcr) | SCFG_PFEASBCR_AWCACHE0);
 588         out_be32(&scfg->pfebsbcr,
 589                  in_be32(&scfg->pfebsbcr) | SCFG_PFEASBCR_AWCACHE0);
 590
 591         /* CCI-400 QoS settings for PFE */
 592         out_be32(&scfg->wr_qos1, (unsigned int)(SCFG_WR_QOS1_PFE1_QOS
 593                  | SCFG_WR_QOS1_PFE2_QOS));
 594         out_be32(&scfg->rd_qos1, (unsigned int)(SCFG_RD_QOS1_PFE1_QOS
 595                  | SCFG_RD_QOS1_PFE2_QOS));
 596
 597         ecccr2 = in_be32(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_ECCCR2);
 598         out_be32((void *)CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_ECCCR2,
 599                  ecccr2 | (unsigned int)DISABLE_PFE_ECC);
 600 }
 601 #endif
 602
 603 void fsl_lsch2_early_init_f(void)
 604 {
 605         struct ccsr_cci400 *cci = (struct ccsr_cci400 *)(CONFIG_SYS_IMMR +
 606                                         CONFIG_SYS_CCI400_OFFSET);
 607         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 608 #if defined(CONFIG_FSL_QSPI) && defined(CONFIG_TFABOOT)
 609         enum boot_src src;
 610 #endif
 611
 612 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 613         enable_layerscape_ns_access();
 614 #endif
 615
 616 #ifdef CONFIG_FSL_IFC
 617         init_early_memctl_regs();       /* tighten IFC timing */
 618 #endif
 619
 620 #if defined(CONFIG_FSL_QSPI) && defined(CONFIG_TFABOOT)
 621         src = get_boot_src();
 622         if (src != BOOT_SOURCE_QSPI_NOR)
 623                 out_be32(&scfg->qspi_cfg, SCFG_QSPI_CLKSEL);
 624 #else
 625 #if defined(CONFIG_FSL_QSPI) && !defined(CONFIG_QSPI_BOOT)
 626         out_be32(&scfg->qspi_cfg, SCFG_QSPI_CLKSEL);
 627 #endif
 628 #endif
 629         /* Make SEC reads and writes snoopable */
 630 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 631         setbits_be32(&scfg->snpcnfgcr, SCFG_SNPCNFGCR_SECRDSNP |
 632                         SCFG_SNPCNFGCR_SECWRSNP | SCFG_SNPCNFGCR_USB1RDSNP |
 633                         SCFG_SNPCNFGCR_USB1WRSNP | SCFG_SNPCNFGCR_USB2RDSNP |
 634                         SCFG_SNPCNFGCR_USB2WRSNP | SCFG_SNPCNFGCR_USB3RDSNP |
 635                         SCFG_SNPCNFGCR_USB3WRSNP | SCFG_SNPCNFGCR_SATARDSNP |
 636                         SCFG_SNPCNFGCR_SATAWRSNP);
 637 #else
 638         setbits_be32(&scfg->snpcnfgcr, SCFG_SNPCNFGCR_SECRDSNP |
 639                      SCFG_SNPCNFGCR_SECWRSNP |
 640                      SCFG_SNPCNFGCR_SATARDSNP |
 641                      SCFG_SNPCNFGCR_SATAWRSNP);
 642 #endif
 643
 644         /*
 645          * Enable snoop requests and DVM message requests for
 646          * Slave insterface S4 (A53 core cluster)
 647          */
 648         if (current_el() == 3) {
 649                 out_le32(&cci->slave[4].snoop_ctrl,
 650                          CCI400_DVM_MESSAGE_REQ_EN | CCI400_SNOOP_REQ_EN);
 651         }
 652
 653         /*
 654          * Program Central Security Unit (CSU) to grant access
 655          * permission for USB 2.0 controller
 656          */
 657 #if defined(CONFIG_ARCH_LS1012A) && defined(CONFIG_USB_EHCI_FSL)
 658         if (current_el() == 3)
 659                 set_devices_ns_access(CSU_CSLX_USB_2, CSU_ALL_RW);
 660 #endif
 661         /* Erratum */
 662         erratum_a008850_early(); /* part 1 of 2 */
 663         erratum_a009929();
 664         erratum_a009660();
 665         erratum_a010539();
 666         erratum_a009008();
 667         erratum_a009798();
 668         erratum_a008997();
 669         erratum_a009007();
 670
 671 #if defined(CONFIG_ARCH_LS1043A) || defined(CONFIG_ARCH_LS1046A)
 672         set_icids();
 673 #endif
 674 }
 675 #endif
 676
 677 #ifdef CONFIG_QSPI_AHB_INIT
 678 /* Enable 4bytes address support and fast read */
 679 int qspi_ahb_init(void)
 680 {
 681         u32 *qspi_lut, lut_key, *qspi_key;
 682
 683         qspi_key = (void *)SYS_FSL_QSPI_ADDR + 0x300;
 684         qspi_lut = (void *)SYS_FSL_QSPI_ADDR + 0x310;
 685
 686         lut_key = in_be32(qspi_key);
 687
 688         if (lut_key == 0x5af05af0) {
 689                 /* That means the register is BE */
 690                 out_be32(qspi_key, 0x5af05af0);
 691                 /* Unlock the lut table */
 692                 out_be32(qspi_key + 1, 0x00000002);
 693                 out_be32(qspi_lut, 0x0820040c);
 694                 out_be32(qspi_lut + 1, 0x1c080c08);
 695                 out_be32(qspi_lut + 2, 0x00002400);
 696                 /* Lock the lut table */
 697                 out_be32(qspi_key, 0x5af05af0);
 698                 out_be32(qspi_key + 1, 0x00000001);
 699         } else {
 700                 /* That means the register is LE */
 701                 out_le32(qspi_key, 0x5af05af0);
 702                 /* Unlock the lut table */
 703                 out_le32(qspi_key + 1, 0x00000002);
 704                 out_le32(qspi_lut, 0x0820040c);
 705                 out_le32(qspi_lut + 1, 0x1c080c08);
 706                 out_le32(qspi_lut + 2, 0x00002400);
 707                 /* Lock the lut table */
 708                 out_le32(qspi_key, 0x5af05af0);
 709                 out_le32(qspi_key + 1, 0x00000001);
 710         }
 711
 712         return 0;
 713 }
 714 #endif
 715
 716 #ifdef CONFIG_TFABOOT
 717 #define MAX_BOOTCMD_SIZE        512
 718
 719 int fsl_setenv_bootcmd(void)
 720 {
 721         int ret;
 722         enum boot_src src = get_boot_src();
 723         char bootcmd_str[MAX_BOOTCMD_SIZE];
 724
 725         switch (src) {
 726 #ifdef IFC_NOR_BOOTCOMMAND
 727         case BOOT_SOURCE_IFC_NOR:
 728                 sprintf(bootcmd_str, IFC_NOR_BOOTCOMMAND);
 729                 break;
 730 #endif
 731 #ifdef QSPI_NOR_BOOTCOMMAND
 732         case BOOT_SOURCE_QSPI_NOR:
 733                 sprintf(bootcmd_str, QSPI_NOR_BOOTCOMMAND);
 734                 break;
 735 #endif
 736 #ifdef XSPI_NOR_BOOTCOMMAND
 737         case BOOT_SOURCE_XSPI_NOR:
 738                 sprintf(bootcmd_str, XSPI_NOR_BOOTCOMMAND);
 739                 break;
 740 #endif
 741 #ifdef IFC_NAND_BOOTCOMMAND
 742         case BOOT_SOURCE_IFC_NAND:
 743                 sprintf(bootcmd_str, IFC_NAND_BOOTCOMMAND);
 744                 break;
 745 #endif
 746 #ifdef QSPI_NAND_BOOTCOMMAND
 747         case BOOT_SOURCE_QSPI_NAND:
 748                 sprintf(bootcmd_str, QSPI_NAND_BOOTCOMMAND);
 749                 break;
 750 #endif
 751 #ifdef XSPI_NAND_BOOTCOMMAND
 752         case BOOT_SOURCE_XSPI_NAND:
 753                 sprintf(bootcmd_str, XSPI_NAND_BOOTCOMMAND);
 754                 break;
 755 #endif
 756 #ifdef SD_BOOTCOMMAND
 757         case BOOT_SOURCE_SD_MMC:
 758                 sprintf(bootcmd_str, SD_BOOTCOMMAND);
 759                 break;
 760 #endif
 761 #ifdef SD2_BOOTCOMMAND
 762         case BOOT_SOURCE_SD_MMC2:
 763                 sprintf(bootcmd_str, SD2_BOOTCOMMAND);
 764                 break;
 765 #endif
 766         default:
 767 #ifdef QSPI_NOR_BOOTCOMMAND
 768                 sprintf(bootcmd_str, QSPI_NOR_BOOTCOMMAND);
 769 #endif
 770                 break;
 771         }
 772
 773         ret = env_set("bootcmd", bootcmd_str);
 774         if (ret) {
 775                 printf("Failed to set bootcmd: ret = %d\n", ret);
 776                 return ret;
 777         }
 778         return 0;
 779 }
 780
 781 int fsl_setenv_mcinitcmd(void)
 782 {
 783         int ret = 0;
 784         enum boot_src src = get_boot_src();
 785
 786         switch (src) {
 787 #ifdef IFC_MC_INIT_CMD
 788         case BOOT_SOURCE_IFC_NAND:
 789         case BOOT_SOURCE_IFC_NOR:
 790         ret = env_set("mcinitcmd", IFC_MC_INIT_CMD);
 791                 break;
 792 #endif
 793 #ifdef QSPI_MC_INIT_CMD
 794         case BOOT_SOURCE_QSPI_NAND:
 795         case BOOT_SOURCE_QSPI_NOR:
 796         ret = env_set("mcinitcmd", QSPI_MC_INIT_CMD);
 797                 break;
 798 #endif
 799 #ifdef XSPI_MC_INIT_CMD
 800         case BOOT_SOURCE_XSPI_NAND:
 801         case BOOT_SOURCE_XSPI_NOR:
 802         ret = env_set("mcinitcmd", XSPI_MC_INIT_CMD);
 803                 break;
 804 #endif
 805 #ifdef SD_MC_INIT_CMD
 806         case BOOT_SOURCE_SD_MMC:
 807         ret = env_set("mcinitcmd", SD_MC_INIT_CMD);
 808                 break;
 809 #endif
 810 #ifdef SD2_MC_INIT_CMD
 811         case BOOT_SOURCE_SD_MMC2:
 812         ret = env_set("mcinitcmd", SD2_MC_INIT_CMD);
 813                 break;
 814 #endif
 815         default:
 816 #ifdef QSPI_MC_INIT_CMD
 817         ret = env_set("mcinitcmd", QSPI_MC_INIT_CMD);
 818 #endif
 819                 break;
 820         }
 821
 822         if (ret) {
 823                 printf("Failed to set mcinitcmd: ret = %d\n", ret);
 824                 return ret;
 825         }
 826         return 0;
 827 }
 828 #endif
 829
 830 #ifdef CONFIG_BOARD_LATE_INIT
 831 int board_late_init(void)
 832 {
 833 #ifdef CONFIG_CHAIN_OF_TRUST
 834         fsl_setenv_chain_of_trust();
 835 #endif
 836 #ifdef CONFIG_TFABOOT
 837         /*
 838          * check if gd->env_addr is default_environment; then setenv bootcmd
 839          * and mcinitcmd.
 840          */
 841 #if !defined(CONFIG_ENV_ADDR) || defined(ENV_IS_EMBEDDED)
 842         if (gd->env_addr == (ulong)&default_environment[0]) {
 843 #else
 844         if (gd->env_addr + gd->reloc_off == (ulong)&default_environment[0]) {
 845 #endif
 846                 fsl_setenv_bootcmd();
 847                 fsl_setenv_mcinitcmd();
 848         }
 849
 850         /*
 851          * If the boot mode is secure, default environment is not present then
 852          * setenv command needs to be run by default
 853          */
 854 #ifdef CONFIG_CHAIN_OF_TRUST
 855         if ((fsl_check_boot_mode_secure() == 1)) {
 856                 fsl_setenv_bootcmd();
 857                 fsl_setenv_mcinitcmd();
 858         }
 859 #endif
 860 #endif
 861 #ifdef CONFIG_QSPI_AHB_INIT
 862         qspi_ahb_init();
 863 #endif
 864
 865         return 0;
 866 }
 867 #endif