arch/arm/cpu/armv7/tegra2/clock.c

   1 /*
   2  * Copyright (c) 2011 The Chromium OS Authors.
   3  * See file CREDITS for list of people who contributed to this
   4  * project.
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; either version 2 of
   9  * the License, or (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  19  * MA 02111-1307 USA
  20  */
  21
  22 /* Tegra2 Clock control functions */
  23
  24 #include <asm/io.h>
  25 #include <asm/arch/clk_rst.h>
  26 #include <asm/arch/clock.h>
  27 #include <asm/arch/timer.h>
  28 #include <asm/arch/tegra2.h>
  29 #include <common.h>
  30 #include <div64.h>
  31 #include <fdtdec.h>
  32
  33 /*
  34  * This is our record of the current clock rate of each clock. We don't
  35  * fill all of these in since we are only really interested in clocks which
  36  * we use as parents.
  37  */
  38 static unsigned pll_rate[CLOCK_ID_COUNT];
  39
  40 /*
  41  * The oscillator frequency is fixed to one of four set values. Based on this
  42  * the other clocks are set up appropriately.
  43  */
  44 static unsigned osc_freq[CLOCK_OSC_FREQ_COUNT] = {
  45         13000000,
  46         19200000,
  47         12000000,
  48         26000000,
  49 };
  50
  51 /*
  52  * Clock types that we can use as a source. The Tegra2 has muxes for the
  53  * peripheral clocks, and in most cases there are four options for the clock
  54  * source. This gives us a clock 'type' and exploits what commonality exists
  55  * in the device.
  56  *
  57  * Letters are obvious, except for T which means CLK_M, and S which means the
  58  * clock derived from 32KHz. Beware that CLK_M (also called OSC in the
  59  * datasheet) and PLL_M are different things. The former is the basic
  60  * clock supplied to the SOC from an external oscillator. The latter is the
  61  * memory clock PLL.
  62  *
  63  * See definitions in clock_id in the header file.
  64  */
  65 enum clock_type_id {
  66         CLOCK_TYPE_AXPT,        /* PLL_A, PLL_X, PLL_P, CLK_M */
  67         CLOCK_TYPE_MCPA,        /* and so on */
  68         CLOCK_TYPE_MCPT,
  69         CLOCK_TYPE_PCM,
  70         CLOCK_TYPE_PCMT,
  71         CLOCK_TYPE_PCMT16,      /* CLOCK_TYPE_PCMT with 16-bit divider */
  72         CLOCK_TYPE_PCXTS,
  73         CLOCK_TYPE_PDCT,
  74
  75         CLOCK_TYPE_COUNT,
  76         CLOCK_TYPE_NONE = -1,   /* invalid clock type */
  77 };
  78
  79 /* return 1 if a peripheral ID is in range */
  80 #define clock_type_id_isvalid(id) ((id) >= 0 && \
  81                 (id) < CLOCK_TYPE_COUNT)
  82
  83 char pllp_valid = 1;    /* PLLP is set up correctly */
  84
  85 enum {
  86         CLOCK_MAX_MUX   = 4     /* number of source options for each clock */
  87 };
  88
  89 /*
  90  * Clock source mux for each clock type. This just converts our enum into
  91  * a list of mux sources for use by the code. Note that CLOCK_TYPE_PCXTS
  92  * is special as it has 5 sources. Since it also has a different number of
  93  * bits in its register for the source, we just handle it with a special
  94  * case in the code.
  95  */
  96 #define CLK(x) CLOCK_ID_ ## x
  97 static enum clock_id clock_source[CLOCK_TYPE_COUNT][CLOCK_MAX_MUX] = {
  98         { CLK(AUDIO),   CLK(XCPU),      CLK(PERIPH),    CLK(OSC)        },
  99         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(AUDIO)      },
 100         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC)        },
 101         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(NONE)       },
 102         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC)        },
 103         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC)        },
 104         { CLK(PERIPH),  CLK(CGENERAL),  CLK(XCPU),      CLK(OSC)        },
 105         { CLK(PERIPH),  CLK(DISPLAY),   CLK(CGENERAL),  CLK(OSC)        },
 106 };
 107
 108 /*
 109  * Clock peripheral IDs which sadly don't match up with PERIPH_ID. This is
 110  * not in the header file since it is for purely internal use - we want
 111  * callers to use the PERIPH_ID for all access to peripheral clocks to avoid
 112  * confusion bewteen PERIPH_ID_... and PERIPHC_...
 113  *
 114  * We don't call this CLOCK_PERIPH_ID or PERIPH_CLOCK_ID as it would just be
 115  * confusing.
 116  *
 117  * Note to SOC vendors: perhaps define a unified numbering for peripherals and
 118  * use it for reset, clock enable, clock source/divider and even pinmuxing
 119  * if you can.
 120  */
 121 enum periphc_internal_id {
 122         /* 0x00 */
 123         PERIPHC_I2S1,
 124         PERIPHC_I2S2,
 125         PERIPHC_SPDIF_OUT,
 126         PERIPHC_SPDIF_IN,
 127         PERIPHC_PWM,
 128         PERIPHC_SPI1,
 129         PERIPHC_SPI2,
 130         PERIPHC_SPI3,
 131
 132         /* 0x08 */
 133         PERIPHC_XIO,
 134         PERIPHC_I2C1,
 135         PERIPHC_DVC_I2C,
 136         PERIPHC_TWC,
 137         PERIPHC_0c,
 138         PERIPHC_10,     /* PERIPHC_SPI1, what is this really? */
 139         PERIPHC_DISP1,
 140         PERIPHC_DISP2,
 141
 142         /* 0x10 */
 143         PERIPHC_CVE,
 144         PERIPHC_IDE0,
 145         PERIPHC_VI,
 146         PERIPHC_1c,
 147         PERIPHC_SDMMC1,
 148         PERIPHC_SDMMC2,
 149         PERIPHC_G3D,
 150         PERIPHC_G2D,
 151
 152         /* 0x18 */
 153         PERIPHC_NDFLASH,
 154         PERIPHC_SDMMC4,
 155         PERIPHC_VFIR,
 156         PERIPHC_EPP,
 157         PERIPHC_MPE,
 158         PERIPHC_MIPI,
 159         PERIPHC_UART1,
 160         PERIPHC_UART2,
 161
 162         /* 0x20 */
 163         PERIPHC_HOST1X,
 164         PERIPHC_21,
 165         PERIPHC_TVO,
 166         PERIPHC_HDMI,
 167         PERIPHC_24,
 168         PERIPHC_TVDAC,
 169         PERIPHC_I2C2,
 170         PERIPHC_EMC,
 171
 172         /* 0x28 */
 173         PERIPHC_UART3,
 174         PERIPHC_29,
 175         PERIPHC_VI_SENSOR,
 176         PERIPHC_2b,
 177         PERIPHC_2c,
 178         PERIPHC_SPI4,
 179         PERIPHC_I2C3,
 180         PERIPHC_SDMMC3,
 181
 182         /* 0x30 */
 183         PERIPHC_UART4,
 184         PERIPHC_UART5,
 185         PERIPHC_VDE,
 186         PERIPHC_OWR,
 187         PERIPHC_NOR,
 188         PERIPHC_CSITE,
 189
 190         PERIPHC_COUNT,
 191
 192         PERIPHC_NONE = -1,
 193 };
 194
 195 /* return 1 if a periphc_internal_id is in range */
 196 #define periphc_internal_id_isvalid(id) ((id) >= 0 && \
 197                 (id) < PERIPHC_COUNT)
 198
 199 /*
 200  * Clock type for each peripheral clock source. We put the name in each
 201  * record just so it is easy to match things up
 202  */
 203 #define TYPE(name, type) type
 204 static enum clock_type_id clock_periph_type[PERIPHC_COUNT] = {
 205         /* 0x00 */
 206         TYPE(PERIPHC_I2S1,      CLOCK_TYPE_AXPT),
 207         TYPE(PERIPHC_I2S2,      CLOCK_TYPE_AXPT),
 208         TYPE(PERIPHC_SPDIF_OUT, CLOCK_TYPE_AXPT),
 209         TYPE(PERIPHC_SPDIF_IN,  CLOCK_TYPE_PCM),
 210         TYPE(PERIPHC_PWM,       CLOCK_TYPE_PCXTS),
 211         TYPE(PERIPHC_SPI1,      CLOCK_TYPE_PCMT),
 212         TYPE(PERIPHC_SPI22,     CLOCK_TYPE_PCMT),
 213         TYPE(PERIPHC_SPI3,      CLOCK_TYPE_PCMT),
 214
 215         /* 0x08 */
 216         TYPE(PERIPHC_XIO,       CLOCK_TYPE_PCMT),
 217         TYPE(PERIPHC_I2C1,      CLOCK_TYPE_PCMT16),
 218         TYPE(PERIPHC_DVC_I2C,   CLOCK_TYPE_PCMT16),
 219         TYPE(PERIPHC_TWC,       CLOCK_TYPE_PCMT),
 220         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 221         TYPE(PERIPHC_SPI1,      CLOCK_TYPE_PCMT),
 222         TYPE(PERIPHC_DISP1,     CLOCK_TYPE_PDCT),
 223         TYPE(PERIPHC_DISP2,     CLOCK_TYPE_PDCT),
 224
 225         /* 0x10 */
 226         TYPE(PERIPHC_CVE,       CLOCK_TYPE_PDCT),
 227         TYPE(PERIPHC_IDE0,      CLOCK_TYPE_PCMT),
 228         TYPE(PERIPHC_VI,        CLOCK_TYPE_MCPA),
 229         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 230         TYPE(PERIPHC_SDMMC1,    CLOCK_TYPE_PCMT),
 231         TYPE(PERIPHC_SDMMC2,    CLOCK_TYPE_PCMT),
 232         TYPE(PERIPHC_G3D,       CLOCK_TYPE_MCPA),
 233         TYPE(PERIPHC_G2D,       CLOCK_TYPE_MCPA),
 234
 235         /* 0x18 */
 236         TYPE(PERIPHC_NDFLASH,   CLOCK_TYPE_PCMT),
 237         TYPE(PERIPHC_SDMMC4,    CLOCK_TYPE_PCMT),
 238         TYPE(PERIPHC_VFIR,      CLOCK_TYPE_PCMT),
 239         TYPE(PERIPHC_EPP,       CLOCK_TYPE_MCPA),
 240         TYPE(PERIPHC_MPE,       CLOCK_TYPE_MCPA),
 241         TYPE(PERIPHC_MIPI,      CLOCK_TYPE_PCMT),
 242         TYPE(PERIPHC_UART1,     CLOCK_TYPE_PCMT),
 243         TYPE(PERIPHC_UART2,     CLOCK_TYPE_PCMT),
 244
 245         /* 0x20 */
 246         TYPE(PERIPHC_HOST1X,    CLOCK_TYPE_MCPA),
 247         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 248         TYPE(PERIPHC_TVO,       CLOCK_TYPE_PDCT),
 249         TYPE(PERIPHC_HDMI,      CLOCK_TYPE_PDCT),
 250         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 251         TYPE(PERIPHC_TVDAC,     CLOCK_TYPE_PDCT),
 252         TYPE(PERIPHC_I2C2,      CLOCK_TYPE_PCMT16),
 253         TYPE(PERIPHC_EMC,       CLOCK_TYPE_MCPT),
 254
 255         /* 0x28 */
 256         TYPE(PERIPHC_UART3,     CLOCK_TYPE_PCMT),
 257         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 258         TYPE(PERIPHC_VI,        CLOCK_TYPE_MCPA),
 259         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 260         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 261         TYPE(PERIPHC_SPI4,      CLOCK_TYPE_PCMT),
 262         TYPE(PERIPHC_I2C3,      CLOCK_TYPE_PCMT16),
 263         TYPE(PERIPHC_SDMMC3,    CLOCK_TYPE_PCMT),
 264
 265         /* 0x30 */
 266         TYPE(PERIPHC_UART4,     CLOCK_TYPE_PCMT),
 267         TYPE(PERIPHC_UART5,     CLOCK_TYPE_PCMT),
 268         TYPE(PERIPHC_VDE,       CLOCK_TYPE_PCMT),
 269         TYPE(PERIPHC_OWR,       CLOCK_TYPE_PCMT),
 270         TYPE(PERIPHC_NOR,       CLOCK_TYPE_PCMT),
 271         TYPE(PERIPHC_CSITE,     CLOCK_TYPE_PCMT),
 272 };
 273
 274 /*
 275  * This array translates a periph_id to a periphc_internal_id
 276  *
 277  * Not present/matched up:
 278  *      uint vi_sensor;  _VI_SENSOR_0,          0x1A8
 279  *      SPDIF - which is both 0x08 and 0x0c
 280  *
 281  */
 282 #define NONE(name) (-1)
 283 #define OFFSET(name, value) PERIPHC_ ## name
 284 static s8 periph_id_to_internal_id[PERIPH_ID_COUNT] = {
 285         /* Low word: 31:0 */
 286         NONE(CPU),
 287         NONE(RESERVED1),
 288         NONE(RESERVED2),
 289         NONE(AC97),
 290         NONE(RTC),
 291         NONE(TMR),
 292         PERIPHC_UART1,
 293         PERIPHC_UART2,  /* and vfir 0x68 */
 294
 295         /* 0x08 */
 296         NONE(GPIO),
 297         PERIPHC_SDMMC2,
 298         NONE(SPDIF),            /* 0x08 and 0x0c, unclear which to use */
 299         PERIPHC_I2S1,
 300         PERIPHC_I2C1,
 301         PERIPHC_NDFLASH,
 302         PERIPHC_SDMMC1,
 303         PERIPHC_SDMMC4,
 304
 305         /* 0x10 */
 306         PERIPHC_TWC,
 307         PERIPHC_PWM,
 308         PERIPHC_I2S2,
 309         PERIPHC_EPP,
 310         PERIPHC_VI,
 311         PERIPHC_G2D,
 312         NONE(USBD),
 313         NONE(ISP),
 314
 315         /* 0x18 */
 316         PERIPHC_G3D,
 317         PERIPHC_IDE0,
 318         PERIPHC_DISP2,
 319         PERIPHC_DISP1,
 320         PERIPHC_HOST1X,
 321         NONE(VCP),
 322         NONE(RESERVED30),
 323         NONE(CACHE2),
 324
 325         /* Middle word: 63:32 */
 326         NONE(MEM),
 327         NONE(AHBDMA),
 328         NONE(APBDMA),
 329         NONE(RESERVED35),
 330         NONE(KBC),
 331         NONE(STAT_MON),
 332         NONE(PMC),
 333         NONE(FUSE),
 334
 335         /* 0x28 */
 336         NONE(KFUSE),
 337         NONE(SBC1),     /* SBC1, 0x34, is this SPI1? */
 338         PERIPHC_NOR,
 339         PERIPHC_SPI1,
 340         PERIPHC_SPI2,
 341         PERIPHC_XIO,
 342         PERIPHC_SPI3,
 343         PERIPHC_DVC_I2C,
 344
 345         /* 0x30 */
 346         NONE(DSI),
 347         PERIPHC_TVO,    /* also CVE 0x40 */
 348         PERIPHC_MIPI,
 349         PERIPHC_HDMI,
 350         PERIPHC_CSITE,
 351         PERIPHC_TVDAC,
 352         PERIPHC_I2C2,
 353         PERIPHC_UART3,
 354
 355         /* 0x38 */
 356         NONE(RESERVED56),
 357         PERIPHC_EMC,
 358         NONE(USB2),
 359         NONE(USB3),
 360         PERIPHC_MPE,
 361         PERIPHC_VDE,
 362         NONE(BSEA),
 363         NONE(BSEV),
 364
 365         /* Upper word 95:64 */
 366         NONE(SPEEDO),
 367         PERIPHC_UART4,
 368         PERIPHC_UART5,
 369         PERIPHC_I2C3,
 370         PERIPHC_SPI4,
 371         PERIPHC_SDMMC3,
 372         NONE(PCIE),
 373         PERIPHC_OWR,
 374
 375         /* 0x48 */
 376         NONE(AFI),
 377         NONE(CORESIGHT),
 378         NONE(RESERVED74),
 379         NONE(AVPUCQ),
 380         NONE(RESERVED76),
 381         NONE(RESERVED77),
 382         NONE(RESERVED78),
 383         NONE(RESERVED79),
 384
 385         /* 0x50 */
 386         NONE(RESERVED80),
 387         NONE(RESERVED81),
 388         NONE(RESERVED82),
 389         NONE(RESERVED83),
 390         NONE(IRAMA),
 391         NONE(IRAMB),
 392         NONE(IRAMC),
 393         NONE(IRAMD),
 394
 395         /* 0x58 */
 396         NONE(CRAM2),
 397 };
 398
 399 /*
 400  * Get the oscillator frequency, from the corresponding hardware configuration
 401  * field.
 402  */
 403 enum clock_osc_freq clock_get_osc_freq(void)
 404 {
 405         struct clk_rst_ctlr *clkrst =
 406                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 407         u32 reg;
 408
 409         reg = readl(&clkrst->crc_osc_ctrl);
 410         return (reg & OSC_FREQ_MASK) >> OSC_FREQ_SHIFT;
 411 }
 412
 413 /* Returns a pointer to the registers of the given pll */
 414 static struct clk_pll *get_pll(enum clock_id clkid)
 415 {
 416         struct clk_rst_ctlr *clkrst =
 417                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 418
 419         assert(clock_id_isvalid(clkid));
 420         return &clkrst->crc_pll[clkid];
 421 }
 422
 423 unsigned long clock_start_pll(enum clock_id clkid, u32 divm, u32 divn,
 424                 u32 divp, u32 cpcon, u32 lfcon)
 425 {
 426         struct clk_pll *pll = get_pll(clkid);
 427         u32 data;
 428
 429         /*
 430          * We cheat by treating all PLL (except PLLU) in the same fashion.
 431          * This works only because:
 432          * - same fields are always mapped at same offsets, except DCCON
 433          * - DCCON is always 0, doesn't conflict
 434          * - M,N, P of PLLP values are ignored for PLLP
 435          */
 436         data = (cpcon << PLL_CPCON_SHIFT) | (lfcon << PLL_LFCON_SHIFT);
 437         writel(data, &pll->pll_misc);
 438
 439         data = (divm << PLL_DIVM_SHIFT) | (divn << PLL_DIVN_SHIFT) |
 440                         (0 << PLL_BYPASS_SHIFT) | (1 << PLL_ENABLE_SHIFT);
 441
 442         if (clkid == CLOCK_ID_USB)
 443                 data |= divp << PLLU_VCO_FREQ_SHIFT;
 444         else
 445                 data |= divp << PLL_DIVP_SHIFT;
 446         writel(data, &pll->pll_base);
 447
 448         /* calculate the stable time */
 449         return timer_get_us() + CLOCK_PLL_STABLE_DELAY_US;
 450 }
 451
 452 /* return 1 if a peripheral ID is in range and valid */
 453 static int clock_periph_id_isvalid(enum periph_id id)
 454 {
 455         if (id < PERIPH_ID_FIRST || id >= PERIPH_ID_COUNT)
 456                 printf("Peripheral id %d out of range\n", id);
 457         else {
 458                 switch (id) {
 459                 case PERIPH_ID_RESERVED1:
 460                 case PERIPH_ID_RESERVED2:
 461                 case PERIPH_ID_RESERVED30:
 462                 case PERIPH_ID_RESERVED35:
 463                 case PERIPH_ID_RESERVED56:
 464                 case PERIPH_ID_RESERVED74:
 465                 case PERIPH_ID_RESERVED76:
 466                 case PERIPH_ID_RESERVED77:
 467                 case PERIPH_ID_RESERVED78:
 468                 case PERIPH_ID_RESERVED79:
 469                 case PERIPH_ID_RESERVED80:
 470                 case PERIPH_ID_RESERVED81:
 471                 case PERIPH_ID_RESERVED82:
 472                 case PERIPH_ID_RESERVED83:
 473                         printf("Peripheral id %d is reserved\n", id);
 474                         break;
 475                 default:
 476                         return 1;
 477                 }
 478         }
 479         return 0;
 480 }
 481
 482 /* Returns a pointer to the clock source register for a peripheral */
 483 static u32 *get_periph_source_reg(enum periph_id periph_id)
 484 {
 485         struct clk_rst_ctlr *clkrst =
 486                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 487         enum periphc_internal_id internal_id;
 488
 489         assert(clock_periph_id_isvalid(periph_id));
 490         internal_id = periph_id_to_internal_id[periph_id];
 491         assert(internal_id != -1);
 492         return &clkrst->crc_clk_src[internal_id];
 493 }
 494
 495 void clock_ll_set_source_divisor(enum periph_id periph_id, unsigned source,
 496                               unsigned divisor)
 497 {
 498         u32 *reg = get_periph_source_reg(periph_id);
 499         u32 value;
 500
 501         value = readl(reg);
 502
 503         value &= ~OUT_CLK_SOURCE_MASK;
 504         value |= source << OUT_CLK_SOURCE_SHIFT;
 505
 506         value &= ~OUT_CLK_DIVISOR_MASK;
 507         value |= divisor << OUT_CLK_DIVISOR_SHIFT;
 508
 509         writel(value, reg);
 510 }
 511
 512 void clock_ll_set_source(enum periph_id periph_id, unsigned source)
 513 {
 514         u32 *reg = get_periph_source_reg(periph_id);
 515
 516         clrsetbits_le32(reg, OUT_CLK_SOURCE_MASK,
 517                         source << OUT_CLK_SOURCE_SHIFT);
 518 }
 519
 520 /**
 521  * Given the parent's rate and the required rate for the children, this works
 522  * out the peripheral clock divider to use, in 7.1 binary format.
 523  *
 524  * @param divider_bits  number of divider bits (8 or 16)
 525  * @param parent_rate   clock rate of parent clock in Hz
 526  * @param rate          required clock rate for this clock
 527  * @return divider which should be used
 528  */
 529 static int clk_get_divider(unsigned divider_bits, unsigned long parent_rate,
 530                            unsigned long rate)
 531 {
 532         u64 divider = parent_rate * 2;
 533         unsigned max_divider = 1 << divider_bits;
 534
 535         divider += rate - 1;
 536         do_div(divider, rate);
 537
 538         if ((s64)divider - 2 < 0)
 539                 return 0;
 540
 541         if ((s64)divider - 2 >= max_divider)
 542                 return -1;
 543
 544         return divider - 2;
 545 }
 546
 547 /**
 548  * Given the parent's rate and the divider in 7.1 format, this works out the
 549  * resulting peripheral clock rate.
 550  *
 551  * @param parent_rate   clock rate of parent clock in Hz
 552  * @param divider which should be used in 7.1 format
 553  * @return effective clock rate of peripheral
 554  */
 555 static unsigned long get_rate_from_divider(unsigned long parent_rate,
 556                                            int divider)
 557 {
 558         u64 rate;
 559
 560         rate = (u64)parent_rate * 2;
 561         do_div(rate, divider + 2);
 562         return rate;
 563 }
 564
 565 unsigned long clock_get_periph_rate(enum periph_id periph_id,
 566                 enum clock_id parent)
 567 {
 568         u32 *reg = get_periph_source_reg(periph_id);
 569
 570         return get_rate_from_divider(pll_rate[parent],
 571                 (readl(reg) & OUT_CLK_DIVISOR_MASK) >> OUT_CLK_DIVISOR_SHIFT);
 572 }
 573
 574 /**
 575  * Find the best available 7.1 format divisor given a parent clock rate and
 576  * required child clock rate. This function assumes that a second-stage
 577  * divisor is available which can divide by powers of 2 from 1 to 256.
 578  *
 579  * @param divider_bits  number of divider bits (8 or 16)
 580  * @param parent_rate   clock rate of parent clock in Hz
 581  * @param rate          required clock rate for this clock
 582  * @param extra_div     value for the second-stage divisor (not set if this
 583  *                      function returns -1.
 584  * @return divider which should be used, or -1 if nothing is valid
 585  *
 586  */
 587 static int find_best_divider(unsigned divider_bits, unsigned long parent_rate,
 588                              unsigned long rate, int *extra_div)
 589 {
 590         int shift;
 591         int best_divider = -1;
 592         int best_error = rate;
 593
 594         /* try dividers from 1 to 256 and find closest match */
 595         for (shift = 0; shift <= 8 && best_error > 0; shift++) {
 596                 unsigned divided_parent = parent_rate >> shift;
 597                 int divider = clk_get_divider(divider_bits, divided_parent,
 598                                               rate);
 599                 unsigned effective_rate = get_rate_from_divider(divided_parent,
 600                                                        divider);
 601                 int error = rate - effective_rate;
 602
 603                 /* Given a valid divider, look for the lowest error */
 604                 if (divider != -1 && error < best_error) {
 605                         best_error = error;
 606                         *extra_div = 1 << shift;
 607                         best_divider = divider;
 608                 }
 609         }
 610
 611         /* return what we found - *extra_div will already be set */
 612         return best_divider;
 613 }
 614
 615 /**
 616  * Given a peripheral ID and the required source clock, this returns which
 617  * value should be programmed into the source mux for that peripheral.
 618  *
 619  * There is special code here to handle the one source type with 5 sources.
 620  *
 621  * @param periph_id     peripheral to start
 622  * @param source        PLL id of required parent clock
 623  * @param mux_bits      Set to number of bits in mux register: 2 or 4
 624  * @param divider_bits  Set to number of divider bits (8 or 16)
 625  * @return mux value (0-4, or -1 if not found)
 626  */
 627 static int get_periph_clock_source(enum periph_id periph_id,
 628                 enum clock_id parent, int *mux_bits, int *divider_bits)
 629 {
 630         enum clock_type_id type;
 631         enum periphc_internal_id internal_id;
 632         int mux;
 633
 634         assert(clock_periph_id_isvalid(periph_id));
 635
 636         internal_id = periph_id_to_internal_id[periph_id];
 637         assert(periphc_internal_id_isvalid(internal_id));
 638
 639         type = clock_periph_type[internal_id];
 640         assert(clock_type_id_isvalid(type));
 641
 642         /*
 643          * Special cases here for the clock with a 4-bit source mux and I2C
 644          * with its 16-bit divisor
 645          */
 646         if (type == CLOCK_TYPE_PCXTS)
 647                 *mux_bits = 4;
 648         else
 649                 *mux_bits = 2;
 650         if (type == CLOCK_TYPE_PCMT16)
 651                 *divider_bits = 16;
 652         else
 653                 *divider_bits = 8;
 654
 655         for (mux = 0; mux < CLOCK_MAX_MUX; mux++)
 656                 if (clock_source[type][mux] == parent)
 657                         return mux;
 658
 659         /*
 660          * Not found: it might be looking for the 'S' in CLOCK_TYPE_PCXTS
 661          * which is not in our table. If not, then they are asking for a
 662          * source which this peripheral can't access through its mux.
 663          */
 664         assert(type == CLOCK_TYPE_PCXTS);
 665         assert(parent == CLOCK_ID_SFROM32KHZ);
 666         if (type == CLOCK_TYPE_PCXTS && parent == CLOCK_ID_SFROM32KHZ)
 667                 return 4;       /* mux value for this clock */
 668
 669         /* if we get here, either us or the caller has made a mistake */
 670         printf("Caller requested bad clock: periph=%d, parent=%d\n", periph_id,
 671                 parent);
 672         return -1;
 673 }
 674
 675 /**
 676  * Adjust peripheral PLL to use the given divider and source.
 677  *
 678  * @param periph_id     peripheral to adjust
 679  * @param source        Source number (0-3 or 0-7)
 680  * @param mux_bits      Number of mux bits (2 or 4)
 681  * @param divider       Required divider in 7.1 or 15.1 format
 682  * @return 0 if ok, -1 on error (requesting a parent clock which is not valid
 683  *              for this peripheral)
 684  */
 685 static int adjust_periph_pll(enum periph_id periph_id, int source,
 686                              int mux_bits, unsigned divider)
 687 {
 688         u32 *reg = get_periph_source_reg(periph_id);
 689
 690         clrsetbits_le32(reg, OUT_CLK_DIVISOR_MASK,
 691                         divider << OUT_CLK_DIVISOR_SHIFT);
 692         udelay(1);
 693
 694         /* work out the source clock and set it */
 695         if (source < 0)
 696                 return -1;
 697         if (mux_bits == 4) {
 698                 clrsetbits_le32(reg, OUT_CLK_SOURCE4_MASK,
 699                         source << OUT_CLK_SOURCE4_SHIFT);
 700         } else {
 701                 clrsetbits_le32(reg, OUT_CLK_SOURCE_MASK,
 702                         source << OUT_CLK_SOURCE_SHIFT);
 703         }
 704         udelay(2);
 705         return 0;
 706 }
 707
 708 unsigned clock_adjust_periph_pll_div(enum periph_id periph_id,
 709                 enum clock_id parent, unsigned rate, int *extra_div)
 710 {
 711         unsigned effective_rate;
 712         int mux_bits, divider_bits, source;
 713         int divider;
 714
 715         /* work out the source clock and set it */
 716         source = get_periph_clock_source(periph_id, parent, &mux_bits,
 717                                          &divider_bits);
 718
 719         if (extra_div)
 720                 divider = find_best_divider(divider_bits, pll_rate[parent],
 721                                             rate, extra_div);
 722         else
 723                 divider = clk_get_divider(divider_bits, pll_rate[parent],
 724                                           rate);
 725         assert(divider >= 0);
 726         if (adjust_periph_pll(periph_id, source, mux_bits, divider))
 727                 return -1U;
 728         debug("periph %d, rate=%d, reg=%p = %x\n", periph_id, rate,
 729                 get_periph_source_reg(periph_id),
 730                 readl(get_periph_source_reg(periph_id)));
 731
 732         /* Check what we ended up with. This shouldn't matter though */
 733         effective_rate = clock_get_periph_rate(periph_id, parent);
 734         if (extra_div)
 735                 effective_rate /= *extra_div;
 736         if (rate != effective_rate)
 737                 debug("Requested clock rate %u not honored (got %u)\n",
 738                        rate, effective_rate);
 739         return effective_rate;
 740 }
 741
 742 unsigned clock_start_periph_pll(enum periph_id periph_id,
 743                 enum clock_id parent, unsigned rate)
 744 {
 745         unsigned effective_rate;
 746
 747         reset_set_enable(periph_id, 1);
 748         clock_enable(periph_id);
 749
 750         effective_rate = clock_adjust_periph_pll_div(periph_id, parent, rate,
 751                                                  NULL);
 752
 753         reset_set_enable(periph_id, 0);
 754         return effective_rate;
 755 }
 756
 757 void clock_set_enable(enum periph_id periph_id, int enable)
 758 {
 759         struct clk_rst_ctlr *clkrst =
 760                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 761         u32 *clk = &clkrst->crc_clk_out_enb[PERIPH_REG(periph_id)];
 762         u32 reg;
 763
 764         /* Enable/disable the clock to this peripheral */
 765         assert(clock_periph_id_isvalid(periph_id));
 766         reg = readl(clk);
 767         if (enable)
 768                 reg |= PERIPH_MASK(periph_id);
 769         else
 770                 reg &= ~PERIPH_MASK(periph_id);
 771         writel(reg, clk);
 772 }
 773
 774 void clock_enable(enum periph_id clkid)
 775 {
 776         clock_set_enable(clkid, 1);
 777 }
 778
 779 void clock_disable(enum periph_id clkid)
 780 {
 781         clock_set_enable(clkid, 0);
 782 }
 783
 784 void reset_set_enable(enum periph_id periph_id, int enable)
 785 {
 786         struct clk_rst_ctlr *clkrst =
 787                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 788         u32 *reset = &clkrst->crc_rst_dev[PERIPH_REG(periph_id)];
 789         u32 reg;
 790
 791         /* Enable/disable reset to the peripheral */
 792         assert(clock_periph_id_isvalid(periph_id));
 793         reg = readl(reset);
 794         if (enable)
 795                 reg |= PERIPH_MASK(periph_id);
 796         else
 797                 reg &= ~PERIPH_MASK(periph_id);
 798         writel(reg, reset);
 799 }
 800
 801 void reset_periph(enum periph_id periph_id, int us_delay)
 802 {
 803         /* Put peripheral into reset */
 804         reset_set_enable(periph_id, 1);
 805         udelay(us_delay);
 806
 807         /* Remove reset */
 808         reset_set_enable(periph_id, 0);
 809
 810         udelay(us_delay);
 811 }
 812
 813 void reset_cmplx_set_enable(int cpu, int which, int reset)
 814 {
 815         struct clk_rst_ctlr *clkrst =
 816                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 817         u32 mask;
 818
 819         /* Form the mask, which depends on the cpu chosen. Tegra2 has 2 */
 820         assert(cpu >= 0 && cpu < 2);
 821         mask = which << cpu;
 822
 823         /* either enable or disable those reset for that CPU */
 824         if (reset)
 825                 writel(mask, &clkrst->crc_cpu_cmplx_set);
 826         else
 827                 writel(mask, &clkrst->crc_cpu_cmplx_clr);
 828 }
 829
 830 unsigned clock_get_rate(enum clock_id clkid)
 831 {
 832         struct clk_pll *pll;
 833         u32 base;
 834         u32 divm;
 835         u64 parent_rate;
 836         u64 rate;
 837
 838         parent_rate = osc_freq[clock_get_osc_freq()];
 839         if (clkid == CLOCK_ID_OSC)
 840                 return parent_rate;
 841
 842         pll = get_pll(clkid);
 843         base = readl(&pll->pll_base);
 844
 845         /* Oh for bf_unpack()... */
 846         rate = parent_rate * ((base & PLL_DIVN_MASK) >> PLL_DIVN_SHIFT);
 847         divm = (base & PLL_DIVM_MASK) >> PLL_DIVM_SHIFT;
 848         if (clkid == CLOCK_ID_USB)
 849                 divm <<= (base & PLLU_VCO_FREQ_MASK) >> PLLU_VCO_FREQ_SHIFT;
 850         else
 851                 divm <<= (base & PLL_DIVP_MASK) >> PLL_DIVP_SHIFT;
 852         do_div(rate, divm);
 853         return rate;
 854 }
 855
 856 /**
 857  * Set the output frequency you want for each PLL clock.
 858  * PLL output frequencies are programmed by setting their N, M and P values.
 859  * The governing equations are:
 860  *     VCO = (Fi / m) * n, Fo = VCO / (2^p)
 861  *     where Fo is the output frequency from the PLL.
 862  * Example: Set the output frequency to 216Mhz(Fo) with 12Mhz OSC(Fi)
 863  *     216Mhz = ((12Mhz / m) * n) / (2^p) so n=432,m=12,p=1
 864  * Please see Tegra TRM section 5.3 to get the detail for PLL Programming
 865  *
 866  * @param n PLL feedback divider(DIVN)
 867  * @param m PLL input divider(DIVN)
 868  * @param p post divider(DIVP)
 869  * @param cpcon base PLL charge pump(CPCON)
 870  * @return 0 if ok, -1 on error (the requested PLL is incorrect and cannot
 871  *              be overriden), 1 if PLL is already correct
 872  */
 873 static int clock_set_rate(enum clock_id clkid, u32 n, u32 m, u32 p, u32 cpcon)
 874 {
 875         u32 base_reg;
 876         u32 misc_reg;
 877         struct clk_pll *pll;
 878
 879         pll = get_pll(clkid);
 880
 881         base_reg = readl(&pll->pll_base);
 882
 883         /* Set BYPASS, m, n and p to PLL_BASE */
 884         base_reg &= ~PLL_DIVM_MASK;
 885         base_reg |= m << PLL_DIVM_SHIFT;
 886
 887         base_reg &= ~PLL_DIVN_MASK;
 888         base_reg |= n << PLL_DIVN_SHIFT;
 889
 890         base_reg &= ~PLL_DIVP_MASK;
 891         base_reg |= p << PLL_DIVP_SHIFT;
 892
 893         if (clkid == CLOCK_ID_PERIPH) {
 894                 /*
 895                  * If the PLL is already set up, check that it is correct
 896                  * and record this info for clock_verify() to check.
 897                  */
 898                 if (base_reg & PLL_BASE_OVRRIDE_MASK) {
 899                         base_reg |= PLL_ENABLE_MASK;
 900                         if (base_reg != readl(&pll->pll_base))
 901                                 pllp_valid = 0;
 902                         return pllp_valid ? 1 : -1;
 903                 }
 904                 base_reg |= PLL_BASE_OVRRIDE_MASK;
 905         }
 906
 907         base_reg |= PLL_BYPASS_MASK;
 908         writel(base_reg, &pll->pll_base);
 909
 910         /* Set cpcon to PLL_MISC */
 911         misc_reg = readl(&pll->pll_misc);
 912         misc_reg &= ~PLL_CPCON_MASK;
 913         misc_reg |= cpcon << PLL_CPCON_SHIFT;
 914         writel(misc_reg, &pll->pll_misc);
 915
 916         /* Enable PLL */
 917         base_reg |= PLL_ENABLE_MASK;
 918         writel(base_reg, &pll->pll_base);
 919
 920         /* Disable BYPASS */
 921         base_reg &= ~PLL_BYPASS_MASK;
 922         writel(base_reg, &pll->pll_base);
 923
 924         return 0;
 925 }
 926
 927 void clock_ll_start_uart(enum periph_id periph_id)
 928 {
 929         /* Assert UART reset and enable clock */
 930         reset_set_enable(periph_id, 1);
 931         clock_enable(periph_id);
 932         clock_ll_set_source(periph_id, 0); /* UARTx_CLK_SRC = 00, PLLP_OUT0 */
 933
 934         /* wait for 2us */
 935         udelay(2);
 936
 937         /* De-assert reset to UART */
 938         reset_set_enable(periph_id, 0);
 939 }
 940
 941 #ifdef CONFIG_OF_CONTROL
 942 /*
 943  * Convert a device tree clock ID to our peripheral ID. They are mostly
 944  * the same but we are very cautious so we check that a valid clock ID is
 945  * provided.
 946  *
 947  * @param clk_id        Clock ID according to tegra2 device tree binding
 948  * @return peripheral ID, or PERIPH_ID_NONE if the clock ID is invalid
 949  */
 950 static enum periph_id clk_id_to_periph_id(int clk_id)
 951 {
 952         if (clk_id > 95)
 953                 return PERIPH_ID_NONE;
 954
 955         switch (clk_id) {
 956         case 1:
 957         case 2:
 958         case 7:
 959         case 10:
 960         case 20:
 961         case 30:
 962         case 35:
 963         case 49:
 964         case 56:
 965         case 74:
 966         case 76:
 967         case 77:
 968         case 78:
 969         case 79:
 970         case 80:
 971         case 81:
 972         case 82:
 973         case 83:
 974         case 91:
 975         case 95:
 976                 return PERIPH_ID_NONE;
 977         default:
 978                 return clk_id;
 979         }
 980 }
 981
 982 int clock_decode_periph_id(const void *blob, int node)
 983 {
 984         enum periph_id id;
 985         u32 cell[2];
 986         int err;
 987
 988         err = fdtdec_get_int_array(blob, node, "clocks", cell,
 989                                    ARRAY_SIZE(cell));
 990         if (err)
 991                 return -1;
 992         id = clk_id_to_periph_id(cell[1]);
 993         assert(clock_periph_id_isvalid(id));
 994         return id;
 995 }
 996 #endif /* CONFIG_OF_CONTROL */
 997
 998 int clock_verify(void)
 999 {
1000         struct clk_pll *pll = get_pll(CLOCK_ID_PERIPH);
1001         u32 reg = readl(&pll->pll_base);
1002
1003         if (!pllp_valid) {
1004                 printf("Warning: PLLP %x is not correct\n", reg);
1005                 return -1;
1006         }
1007         debug("PLLX %x is correct\n", reg);
1008         return 0;
1009 }
1010
1011 void clock_early_init(void)
1012 {
1013         /*
1014          * PLLP output frequency set to 216MHz
1015          * PLLC output frequency set to 600Mhz
1016          *
1017          * TODO: Can we calculate these values instead of hard-coding?
1018          */
1019         switch (clock_get_osc_freq()) {
1020         case CLOCK_OSC_FREQ_12_0: /* OSC is 12Mhz */
1021                 clock_set_rate(CLOCK_ID_PERIPH, 432, 12, 1, 8);
1022                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 12, 0, 8);
1023                 break;
1024
1025         case CLOCK_OSC_FREQ_26_0: /* OSC is 26Mhz */
1026                 clock_set_rate(CLOCK_ID_PERIPH, 432, 26, 1, 8);
1027                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 26, 0, 8);
1028                 break;
1029
1030         case CLOCK_OSC_FREQ_13_0:
1031         case CLOCK_OSC_FREQ_19_2:
1032         default:
1033                 /*
1034                  * These are not supported. It is too early to print a
1035                  * message and the UART likely won't work anyway due to the
1036                  * oscillator being wrong.
1037                  */
1038                 break;
1039         }
1040 }
1041
1042 void clock_init(void)
1043 {
1044         pll_rate[CLOCK_ID_MEMORY] = clock_get_rate(CLOCK_ID_MEMORY);
1045         pll_rate[CLOCK_ID_PERIPH] = clock_get_rate(CLOCK_ID_PERIPH);
1046         pll_rate[CLOCK_ID_CGENERAL] = clock_get_rate(CLOCK_ID_CGENERAL);
1047         pll_rate[CLOCK_ID_OSC] = clock_get_rate(CLOCK_ID_OSC);
1048         pll_rate[CLOCK_ID_SFROM32KHZ] = 32768;
1049         debug("Osc = %d\n", pll_rate[CLOCK_ID_OSC]);
1050         debug("PLLM = %d\n", pll_rate[CLOCK_ID_MEMORY]);
1051         debug("PLLP = %d\n", pll_rate[CLOCK_ID_PERIPH]);
1052 }